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[发明专利]一种片上系统-CN201911282831.1有效
发明人： 徐庆嵩;崔明章;刘锴;王铜铜 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-12-13 - 公布日： 2023-09-19 - 主分类号： G06F15/78 文献下载
摘要：本发明提供一种片上系统，包括现场可编程门阵列；其中，所述现场可编程门阵列包括微控制单元内核电路、系统总线、中断控制电路、指令存储器和数据存储器和外部设备，其中所述系统总线、所述中断控制电路、所述指令存储器和所述数据存储器分别与所述微控制单元内核电路连接，所述系统总线还与所述中断控制电路和外部设备连接；其中，所述微控制单元内核电路基于RISC‑V指令集架构，用于自所述指令存储器中读取指令并译码，根据译码结果处理所述指令及相应的数据，以及用于通过所述中断控制电路实时管理、响应并处理中断。本发明的片上系统提高了整体系统的扩展性、移植性和易用性，降低了设计人员的设计难度。
一种系统

[发明专利]一种片上系统-CN201911101722.5有效
发明人：刘锴;宋宁;崔明章;徐庆嵩;王铜铜;范召;杜金凤 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-11-12 - 公布日： 2023-07-04 - 主分类号： G06F15/78 文献下载
摘要：本申请公开了一种片上系统，片上系统包括通过系统总线连接的处理器和FPGA，其中，基于FPGA的逻辑资源实现：多个外设实时时钟；系统总线接口，连接多个外设实时时钟，并通过系统总线连接处理器，总线接口用于将处理器通过系统总线发送的外设地址信号映射成对应的外设实时时钟的寄存器地址信号，以对相应的外设实时时钟进行操作。通过上述方式，能够根据对实时时钟的功能和数量的需求进行动态的调整，提高了处理器的扩展性和易用性。
一种系统

[发明专利]一种进行物体类别识别的人工智能系统及方法-CN202110349763.7在审
发明人：刘锴;宋宁;徐庆嵩;范召;杜金凤;詹宁斯·格兰特 -专利权人：广东高云半导体科技股份有限公司
申请日： 2021-03-31 - 公布日： 2022-10-04 - 主分类号： G06V10/774 文献下载
摘要：本申请公开了一种进行物体类别识别的人工智能系统及方法，包括：可编程逻辑器件，用于采集原始图像数据，对原始图像数据进行预处理；通过用于进行物体类别识别的人工智能AI模型，对预处理后获得的图像数据中的物体的类别进行识别，得出初步识别结果；处理芯片，用于获取可编程逻辑器件得出的初步识别结果；对初步识别结果进行优化处理，得出并输出最终识别结果。本申请实施例的人工智能系统具有低功耗、低延时、低成本、高性能和易扩展等优点，适合在AI边缘端移动设备中使用。
一种进行物体类别识别人工智能系统方法

[发明专利]进行人物特征识别的人工智能系统及方法-CN202110352151.3在审
发明人：刘锴;杜金凤;徐庆嵩;宋宁;詹宁斯·格兰特 -专利权人：广东高云半导体科技股份有限公司
申请日： 2021-03-31 - 公布日： 2022-10-04 - 主分类号： G06V40/10 文献下载
摘要：本申请实施例公开了一种进行人物特征识别的人工智能系统及方法；所述人工智能系统包括：处理芯片，用于解析用于进行人物特征识别的人工智能AI模型，确定所要运行的第一部分运算算子、第二部分运算算子及其运行顺序，并根据所述运行顺序调度相应的运算算子对图像数据进行运算得到人物特征识别结果；可编程逻辑器件，用于获取所采集的原始图像并处理成所述图像数据，以及输出所述人物特征识别结果。本申请实施例具有低功耗、低延时、低成本和易扩展等优点，适合在边缘端嵌入式系统中使用。
进行人物特征识别人工智能系统方法

[发明专利]一种二维卷积加速器及其实现加速二维卷积的方法-CN202110352174.4在审
发明人：刘锴;宋宁;王铜铜;徐庆嵩;杜金凤;詹宁斯·格兰特 -专利权人：广东高云半导体科技股份有限公司
申请日： 2021-03-31 - 公布日： 2022-10-04 - 主分类号： G06N3/06 文献下载
摘要：本申请公开了一种二维卷积加速器及其实现加速二维卷积的方法，通过根据二维卷积运算的输入信息计算出了当前参与二维卷积的二维卷积节点的数量，实现了二维卷积加速器的卷积节点数目的动态配置，从而增强了二维卷积加速器的卷积节点数目的可配置性，解决了相关技术中二维卷积加速器的卷积节点数目不可配置、特定应用场景专用的问题，提高了二维卷积加速器对各种不同应用场景的适应性，提升了二维卷积加速器的灵活性和广泛性，适应了复杂多变的AI使用场景。
一种二维卷积加速器及其实现加速方法

[发明专利]一种音频检测系统及音频检测方法-CN202110352178.2在审
发明人：刘锴;宋宁;徐庆嵩;杜金凤;詹宁斯·格兰特 -专利权人：广东高云半导体科技股份有限公司
申请日： 2021-03-31 - 公布日： 2022-10-04 - 主分类号： G10L25/51 文献下载
摘要：本申请实施例公开了一种音频检测系统和音频检测方法。其中，所述音频检测系统包括，微控制单元MCU、可编程逻辑器件和共享存储器；所述共享存储器，设置为存储原始音频数据；所述微控制单元MCU，设置为从所述共享存储器获取所述原始音频数据，根据预设的转换规则对所述原始音频数据进行格式转换；所述可编程逻辑器件，设置为采集所述原始音频数据，并存储到所述共享存储器中；还设置为根据预先训练好的AI音频检测模型，对格式转换后的音频数据进行检测，确定音频检测结果。本申请实施例具有低功耗、低延时、低成本和易扩展等优点，适合在边缘端设备中使用。
一种音频检测系统方法

[发明专利]基于FPGA实现的RISC-V处理器、FPGA芯片及片上系统-CN202010980638.1有效
发明人：刘锴;宋宁;徐庆嵩;杜金凤 -专利权人：广东高云半导体科技股份有限公司
申请日： 2020-09-17 - 公布日： 2021-10-29 - 主分类号： G06F9/30 文献下载
摘要：本发明提供了一种基于FPGA实现的RISC‑V处理器、FPGA芯片及片上系统，所述RISC‑V处理器包括配置在同一FPGA芯片内的RISC‑V处理器核以及至少一个扩展模块，所述RISC‑V处理器核包括至少一个通用寄存器组和至少一个接口模块，所述接口模块与所述扩展模块一一对应设置并相互连接，所述接口模块包括指令接口、操作数接口、数据返回接口、操作请求接口、写回请求接口、等待请求接口和运算完成接口。本发明为RISC‑V处理器核和扩展模块之间的接口制定了统一化的标准接口，降低了RISC‑V处理器核和扩展模块之间的耦合性，且结合了RISC‑V指令集模块化的特点和FPGA可编程、易扩展的特点，实现了RISC‑V处理器的模块化开发和模块化配置，降低了RISC‑V处理器设计复杂度，提高了RISC‑V处理器开发效率。
基于 fpga 实现 risc 处理器芯片系统

[发明专利]一种基于FPGA的SPI扩展总线接口以及片上系统-CN201910867156.2有效
发明人：崔明章;刘锴;徐庆嵩;李秦飞;马得尧 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-09-12 - 公布日： 2020-11-20 - 主分类号： G06F13/42 文献下载
摘要：本申请公开了一种基于FPGA的SPI扩展总线接口以及片上系统，该SPI扩展总线接口包括：多个功能接口，分别连接对应的外部设备，且用于实现与对应的外部设备之间的SPI通信；系统总线接口，用于连接MCU的系统总线，并将MCU通过系统总线发送的外设地址映射成对应的寄存器地址，其中寄存器地址包括使能寄存器地址；控制器，包括控制模块以及使能寄存器，其中多个功能接口分别连接使能寄存器，控制模块根据使能寄存器地址对使能寄存器进行操作，进而对多个功能接口进行使能控制。通过上述方式，提高了MUC对外部设备的管理控制能力，增强了MCU功能的可扩展性和通用性。
一种基于 fpga spi 扩展总线接口以及系统

[发明专利]一种片上系统-CN201911006753.2有效
发明人：刘锴;宋宁;崔明章;徐庆嵩;范召;孙杰;贾瑞华 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-10-22 - 公布日： 2020-09-29 - 主分类号： G06F15/78 文献下载
摘要：本申请公开了一种片上系统，该片上系统包括微控制单元和现场可编程门阵列，微控制单元通过系统总线与现场可编程门阵列连接，该现场可编程门阵列包括总线桥接电路以及与总线桥接电路连接的至少一个功能电路，总线桥接电路与系统总线连接，功能电路包括GPIO功能电路。通过上述方式，本申请能够动态配置GPIO功能电路的功能和数量，提高微控制单元的扩展性，降低GPIO功能电路设计的复杂度。
一种系统

[发明专利]双内核码流下载方法、装置、计算机设备及存储介质-CN201910684634.6有效
发明人：刘锴;刘建华;杜金凤;王铜铜;徐庆嵩;王兴刚 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-07-26 - 公布日： 2020-07-03 - 主分类号： G06F9/4401 文献下载
摘要：本发明公开了一种双内核码流下载方法、装置、计算机设备及存储介质，其中，该双内核码流下载方法包括：获取双内核硬件设计，对双内核硬件设计进行综合分析，获取双内核硬件设计对应的双内核分布顺序；依据双内核分布顺序，从FPGA内核块状存储单元中提取双内核硬件设计对应的FPGA内核码流；将MCU码流下载到双内核硬件设计对应的双内核硬件系统中的MCU内核，并将FPGA码流下载到双内核硬件系统中的FPGA内核；对双内核硬件系统进行上电复位，采用FPGA码流启动FPGA内核，并采用MCU码流启动MCU内核。该双内核码流下载方法可一次性下载FPGA内核码流到双内核硬件系统中的MCU内核和FPGA内核中，提高下载并启动双内核硬件系统中的MCU内核和FPGA内核的效率。
内核流下方法装置计算机设备存储介质

[发明专利]一种基于FPGA的处理器启动方法和处理器-CN201911375751.0在审
发明人： 徐庆嵩;刘建华;刘锴;李秦飞;李锋;杜金凤 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-12-27 - 公布日： 2020-05-26 - 主分类号： G06F9/4401 文献下载
摘要：本发明公开一种基于FPGA的处理器启动方法和处理器。本技术方案中，运行固化启动引导程序，从处理器内核地址空间中获取处理器映射的片外存储单元用于嵌入式程序映像文件下载的地址段；把地址段对应片外存储单元中的嵌入式程序映像文件加载到片内指令存储单元；运行片内指令存储单元中的嵌入式程序映像文件。当嵌入式程序需要更新时，本技术方案可避免重载处理器内核硬件设计，降低开发复杂度，提高开发效率。
一种基于 fpga 处理器启动方法

[发明专利]一种基于双相符号编码的解码方法、移动设备及存储介质-CN201910045681.6有效
发明人：崔明章;刘锴;徐庆嵩;吴飞运 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-01-17 - 公布日： 2020-04-24 - 主分类号： H04L27/20 文献下载
摘要：本申请公开了一种基于双相符号编码的解码方法、移动设备及存储介质，该解码方法包括：移动设备获取编码信号；其中，编码信号采用双相符号编码；检测编码信号的编码周期；基于编码周期对编码信号进行解码，通过上述方式，能够兼容不同编码频率的设备，提高解码的稳定性。
一种基于相符编码解码方法移动设备存储介质

[发明专利]片上系统及其接口数据处理方法和装置-CN201910952828.X有效
发明人：刘锴;崔明章;徐庆嵩;李秦飞 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-10-09 - 公布日： 2020-01-24 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种片上系统及其接口数据处理方法和装置，所述片上系统的接口数据处理方法包括：获取包含状态信息和数据信息的接口数据处理信号，根据状态信息确定接口数据处理信号对应的工作状态类型；在工作状态类型为下载状态时，对数据信息进行解码以获取下载数据以及模块类型；所述模块类型包括与MCU内核对应的MCU模块类型以及与FPGA内核对应的FPGA模块类型；将下载数据写入与模块类型对应的MCU内核的存储器或者FPGA内核的存储器中。本发明实现了MCU内核和FPGA内核的下载或调试模式的自动切换，节省了片上系统的端口资源，其操作简便，避免了MCU内核和FPGA内核的选择错误或模式选择错误造成的片上系统的烧写错误。
片上系统内核模块类型数据处理数据处理信号方法和装置存储器数据信息下载数据状态信息确定解码调试模式端口资源模式选择下载状态自动切换烧写下载写入

[发明专利]基于现场可编程门阵列的处理器内核及其运行方法-CN201910930708.X有效
发明人： 徐庆嵩;刘锴;刘建华;王铜铜;范召;杜金凤 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-09-29 - 公布日： 2020-01-03 - 主分类号： G06F15/76 文献下载
摘要：本发明公开一种基于现场可编程门阵列的处理器内核及其运行方法。该处理器内核包括输入输出模块、译码模块和执行模块；输入输出模块用于作为处理器内核统一连接核外设备以传输数据和指令的唯一传输接口，根据核外设备的地址信号与核外设备进行传输操作，核外设备包括指令存储器和数据存储器；译码模块用于对输入输出模块从指令存储器读取的指令进行译码操作，产生译码结果；执行模块用于根据译码结果进行处理操作。本技术方案把输入输出模块作为处理器内核统一连接核外设备以传输数据和指令的唯一传输接口，对输入输出模块进行统一传输逻辑控制，减少逻辑资源的使用，降低内核设计难度，可简化内核结构，降低内核功耗。
输入输出模块处理器内核现场可编程门阵列指令存储器传输接口传输数据译码结果译码模块指令读取数据存储器处理操作传输操作传输逻辑地址信号逻辑资源内核结构内核设计译码操作统一功耗内核

[发明专利]一种片上系统及设备、通信系统-CN201910869633.9有效
发明人：刘锴;崔明章;王铜铜;徐庆嵩;杜金凤 -专利权人：广东高云半导体科技股份有限公司
申请日： 2019-09-16 - 公布日： 2019-12-20 - 主分类号： H04L29/06 文献下载
摘要：本发明提供一种片上系统。该片上系统包括现场可编程门阵列，用于自外部接收第一协议数据包，并对所述第一协议数据包进行解码，以得到第一物理层数据包；以及微控制单元，用于通过协议数据链路自所述现场可编程门阵列接收所述第一物理层数据包，并对所述第一物理层数据包进行协议数据处理，以得到第二物理层数据包；其中，所述第二物理层数据包通过所述协议数据链路传输到所述现场可编程门阵列，所述现场可编程门阵列还用于对所述第二物理层数据包进行编码得到第二协议数据包，并向外部发送所述第二协议数据包。本发明还提供相应的设备及通信系统。本发明降低了实现协议的设计周期及成本，并且提高了可扩展性。
物理层数据包现场可编程门阵列协议数据包片上系统数据链路通信系统协议数据处理微控制单元可扩展性设计周期解码外部发送传输

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