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- [发明专利]半导体装置-CN201810817123.2有效
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水谷斉治;峯村洋一
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铠侠股份有限公司
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2018-07-24
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2023-10-13
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H10B43/35
- 实施形态提供一种能够将积层体中的导电层低电阻化的半导体装置。实施形态的半导体装置包括：基体部、积层体、板状部、及第1～第3柱状部。所述积层体设置在所述基体部上。所述板状部是从所述积层体的上端起到所述基体部为止设置在所述积层体内。所述第1～第3柱状部是从所述积层体的上端起到所述基体部为止设置在所述积层体内。所述第2柱状部在所述第1方向上位于和所述第1柱状部隔开的位置。所述第3柱状部在所述第1方向上和所述第1柱状部及所述第2柱状部的每个对齐排列。所述第3柱状部和所述第1柱状部的间距为第1间距。所述第3柱状部和所述第2柱状部的间距是比所述第1间距宽的第2间距。
- 半导体装置
- [发明专利]半导体存储装置-CN202210778627.4在审
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峯村洋一
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铠侠股份有限公司
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2022-06-30
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2023-09-19
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G11C8/08
- 本发明的实施方式提供一种能够提高读出动作或写入动作的性能的半导体存储装置。本发明的实施方式的半导体存储装置具备字线(WL)、绝缘层(SLT)、存储单元(MCa)及(MCb)、以及位线(BLa)及(BLb)。绝缘层(SLT)邻接于字线(WL)而设置。存储单元(MCa)与字线(WL)连接。存储单元(MCb)与字线(WL)连接，配置为比存储单元(MCa)距绝缘层(SLT)更远。位线(BLa)与存储单元(MCa)连接，位线(BLb)与存储单元(MCb)连接。在读出动作中，对位线(BLa)施加电压(VBLa)，对位线(BLb)施加比电压(VBLa)高的电压(VBLb)。
- 半导体存储装置
- [发明专利]半导体存储装置-CN202210172864.6在审
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峯村洋一
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铠侠股份有限公司
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2022-02-24
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2023-03-03
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H10B41/30
- 实施方式提供一种良好特性的半导体存储装置。实施方式的半导体存储装置具备：衬底；多个第1导电层，在与衬底的表面交叉的第1方向上以第1间距排列；多个第2导电层，设置于衬底与多个第1导电层之间，在第1方向上以第2间距排列；多个第3导电层，设置于衬底与多个第2导电层之间，在第1方向上以第3间距排列；以及半导体层，在第1方向延伸，与多个第1导电层、多个第2导电层及多个第3导电层对向。半导体层具备：第1区域，在第1方向延伸，与多个第1导电层及多个第2导电层对向；以及第2区域，在第1方向延伸，与多个第3导电层对向。第2间距大于第1间距及第3间距。
- 半导体存储装置
- [发明专利]半导体存储装置-CN202010838684.8在审
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山部和治;峯村洋一
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铠侠股份有限公司
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2020-08-19
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2021-09-07
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G11C16/04
- 本发明是关于可提高可靠性的半导体存储装置，具备：第1、第2及第3存储胞，分别能够保存与M(M为满足M≧4的整数的常数)个状态对应的数据。第1存储胞的读出动作中，经由位线读出第2存储胞的数据，在基于第2存储胞的读出结果的第2存储胞的状态为第m(m为满足M＞m＞1的整数的常数)状态的情况下，在第3字线为第1电压且第2字线为高于第1电压的第2电压的第1期间内，经由位线读出第1存储胞的数据，在基于第2存储胞的读出结果的第2存储胞的状态为第(m+1)状态的情况下，在第3字线为第1电压且第2字线为高于第2电压的第3电压的第2期间内，经由位线读出第1存储胞的数据；第2存储胞的状态是第(m+1)状态的情况下的阈值电压高于第2存储胞的状态是所述第m状态的情况下的阈值电压。
- 半导体存储装置
- [发明专利]半导体存储装置-CN202010157731.2在审
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峯村洋一
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铠侠股份有限公司
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2020-03-09
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2020-12-04
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H01L27/11565
- 实施方式使半导体存储装置存储的数据的可靠性提升。实施方式的半导体存储装置包括包含胞区域CA的半导体层、第1及第2接点、多个第1导电体层、多个柱、及多条分流线。第1及第2接点SLT各自沿着第1方向延伸且设置在半导体层上。多个第1导电体层在半导体层的上方且第1及第2接点间，相互分离而积层。多个柱各自贯通多个第1导电体层，且设置在胞区域内的半导体层上。多条分流线SH各自沿着第2方向延伸且并排设置在第1方向，与第1及第2接点电连接。配置在第1方向上的端部侧的分流线与胞区域的第1方向上的端部之间的第1方向上的间隔L1，比相邻的两条分流线间的第1方向上的间隔L2更窄。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201910705045.1在审
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峯村洋一
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东芝存储器株式会社
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2019-07-31
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2020-09-29
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H01L27/11568
- 本发明的一实施方式提供一种能够容易地提高动作特性的半导体存储装置。根据本发明的一实施方式，在半导体存储装置中，第1半导体柱在第1区域内在第1方向上延伸。第2半导体柱在第2区域内在第1方向上延伸。第1电荷累积层配置在第1半导体柱与第1区域之间。第2电荷累积层配置在第2半导体柱与第2区域之间。第1接触插塞设置于第3区域的第3方向上的一端侧。第3区域是第2导电层中的第2分断膜之间的区域。第2接触插塞设置于第4区域的第3方向上的一端侧。第4区域是第2导电层中的第1分断膜与第2分断膜之间的区域。第3接触插塞设置于第3区域的第3方向上的另一端侧。
- 半导体存储装置
- [发明专利]半导体存储装置-CN201910705081.8在审
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峯村洋一;松尾伦明;社本怜子
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东芝存储器株式会社
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2019-07-31
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2020-09-29
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H01L27/1157
- 本发明的实施方式提供一种能够容易地提高动作特性的半导体存储装置。根据本发明的一实施方式，在半导体存储装置中，第1半导体柱在第1区域内沿所述第1方向延伸。第1区域是第1导电层中的相邻的第2分断膜之间的区域。第2半导体柱在第2区域内沿所述第1方向延伸。第2区域是第1导电层中的相邻的第1分断膜与第2分断膜之间的区域。第1电荷储存层配置在第1半导体柱与第1区域之间。第2电荷储存层配置在第2半导体柱与第2区域之间。周边电路对第2导电层中的与第2区域对应的区域供给选择电位时，对与第2区域对应的第1导电层供给第1电压。周边电路对第2导电层中的与第1区域对应的区域供给选择电位时，对与第1区域对应的第1导电层供给第2电压。第2电压是比第1电压高的电压。
- 半导体存储装置
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