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[发明专利]具有动态锁步支持的高速缓存存储器-CN201210116609.6无效
发明人： 威廉·C·莫耶 -专利权人：飞思卡尔半导体公司
申请日： 2012-04-19 - 公布日： 2012-10-24 - 主分类号： G06F12/08 文献下载
摘要：公开了一种具有动态锁步支持的高速缓存存储器。可以以将高速缓存的第一部分(例如，81)专用于锁步模式执行，而提供第二(或剩余)部分(例如，82)用于非锁步执行模式的方式来划分高速缓存存储装置。例如，在使用被组织为集相关联高速缓存的高速缓存存储的实施例中，可以通过保留高速缓存中通道的子集以当在锁步模式中操作时使用来实现划分。剩余通道的一些或全部可用于当在非锁步执行模式中操作时使用。在一些实施例中，可以以相似的方式保留高速缓存集的子集而不是高速缓存通道，但为了具体说明，随后的说明书的大部分强调通道分区的实施例。
具有动态支持高速缓存存储器

[发明专利]用于处理具有高速缓存旁路的修饰指令的数据处理器-CN201110293438.X有效
发明人： 威廉·C·莫耶 -专利权人：飞思卡尔半导体公司
申请日： 2011-09-21 - 公布日： 2012-07-11 - 主分类号： G06F9/30 文献下载
摘要：用于处理具有高速缓存旁路的修饰指令的数据处理器。提供一种方法，包括：确定数据处理指令(300)是否是具有高速缓存旁路的修饰存取指令；以及确定数据处理指令是否生成对高速缓存(43)的高速缓存命中。当确定数据处理指令是具有高速缓存旁路的修饰存取指令并且确定数据处理指令生成高速缓存命中时，该方法进一步包括：使与高速缓存命中相关联的高速缓存的高速缓存入口无效；以及通过存储器(40)的存储器控制器(72)在由数据处理器指令的目标地址指定的存储器中的位置上执行由数据处理器指令指定的修饰操作，其中执行修饰存取包括：存储器控制器执行存储器中位置的值的读取、修改该值以生成修改值以及将该修改值写入该位置。
用于处理具有高速缓存旁路修饰指令数据处理器

[发明专利]具有监听请求选择性无效的数据处理系统和用于其的方法-CN201110308443.3有效
发明人： 威廉·C·莫耶 -专利权人：飞思卡尔半导体公司
申请日： 2011-10-12 - 公布日： 2012-07-11 - 主分类号： G06F13/28 文献下载
摘要：公开了一种具有监听请求选择性无效的数据处理系统和用于其的方法。数据处理系统包括系统互连(12)、耦合到系统互连的处理器(14)以及耦合到系统互连的高速缓存一致性管理器(CCM)(18)。处理器包括高速缓存(28)。一种方法包括：由CCM生成对处理器的高速缓存的一个或多个监听请求；将对处理器的高速缓存的一个或多个监听请求存储在监听队列中；设置高速缓存启用指示符来指示处理器的高速缓存将被禁用；响应于设置高速缓存启用指示符来指示处理器的高速缓存将被禁用，而选择性地使对处理器的高速缓存的一个或多个监听请求无效，其中基于处理器的无效监听队列指示符来执行选择性无效；和禁用高速缓存。
具有监听请求选择性无效数据处理系统用于方法

[发明专利]用于地址转换的动态和选择性改变的处理器和方法-CN201080025392.7有效
发明人： 威廉·C·莫耶;詹姆斯·B·艾弗特 -专利权人：飞思卡尔半导体公司
申请日： 2010-05-17 - 公布日： 2012-05-16 - 主分类号： G06F12/10 文献下载
摘要：非侵入技术已经被开发成动态地和选择性地改变由处理器(12)所执行的或用于处理器(12)的地址转换。例如，在一些实施例中，存储器管理单元(16)被配置为从相应的有效的(或虚拟的)地址空间中的有效地址映射到存储器中的物理地址，其中，由存储器管理单元所执行的映射基于地址转换表(9)的地址转换条目。对于少于所有进程的子集，条目选择逻辑(81)从地址转换条目中的相应的地址转换条目中所编码的多个替代性映射当中进行选择。对于被映射用于该子集的特定进程的至少一些有效地址，特定地址转换条目的选择基于外部来源的值。在一些实施例中，仅被映射用于特定进程的有效地址中的子集经过地址转换条目选择的动态运行时间改变。
用于地址转换动态选择性改变处理器方法

[发明专利]用于调试的地址转换跟踪消息生成-CN201080016420.9有效
发明人： 威廉·C·莫耶;理查德·G·柯林斯 -专利权人：飞思卡尔半导体公司
申请日： 2010-04-15 - 公布日： 2012-03-28 - 主分类号： G06F9/06 文献下载
摘要：数据处理系统(10)和方法通过允许外部调试工具(36)具有实时跟踪功能性来生成调试消息。数据处理器执行多个数据处理指令并且使用存储器(30)用于信息存储。调试模块(26)生成包括地址转换跟踪消息的调试消息。存储器管理单元(16)具有用于实现地址转换的地址转换逻辑，以在虚拟和物理形式之间转换地址。调试模块包括耦合到存储器管理单元的消息生成模块(64)，所述消息生成模块(64)用于在一个或多个地址转换映射被修改时接收通知。消息生成模块响应于检测到发生了地址转换映射的修改而生成地址转换跟踪消息并且将地址转换跟踪消息提供到调试模块外部。
用于调试地址转换跟踪消息生成

[发明专利]多处理器数据处理系统中的调试信令-CN201080015511.0有效
发明人： 威廉·C·莫耶;吉米·谷穆佳 -专利权人：飞思卡尔半导体公司
申请日： 2010-03-23 - 公布日： 2012-02-29 - 主分类号： G06F9/46 文献下载
摘要：一种系统包括第一处理器(12)、第二处理器(14)、被耦合到第一处理器的第一时钟(54)、以及被耦合到第一处理器和第二处理器的第三时钟(56)。第一处理器包括被耦合以接收第三时钟的调试电路(58)、被耦合以接收第一时钟的同步电路(48、43)，其中，同步电路接收用于进入调试模式的第一请求，并提供第一同步调试进入请求信号(51或25)，并且其中，所述第一同步调试进入请求信号相对于第一时钟是同步的；以及输入端，其用于从第二处理器接收第二同步调试进入请求信号(27)，其中，第一处理器等待进入调试模式，直至第一同步调试进入请求信号和第二同步调试进入请求信号两者被断言。
处理器数据处理系统中的调试

[发明专利]用于数据处理系统中的高速缓存的可编程错误动作-CN200980146148.3有效
发明人： 威廉·C·莫耶;加里·L·惠森亨特 -专利权人：飞思卡尔半导体公司
申请日： 2009-10-29 - 公布日： 2011-10-12 - 主分类号： G06F11/08 文献下载
摘要：数据处理系统(10)和操作方法，数据处理系统具有连接至高速缓存(26)的处理器(30)。高速缓存控制电路(38)连接至高速缓存并且执行错误检测。用户可编程错误动作控制寄存器(48)存储用于当检测到高速缓存错误时选择将被采用的一种类型的错误动作的控制值。控制值的第一值允许处理对处理器透明的高速缓存错误，并且第二值允许通过采用对处理器可见的异常来处理高速缓存错误。响应于控制值的其他值，可以采用对检测到的错误的多种代替动作，包括错误校正或高速缓存行无效。
用于数据处理系统中的高速缓存可编程错误动作

[发明专利]用于存储分配高速缓存缺失的错误恢复的存储缓冲器的利用-CN200980120007.4有效
发明人： 威廉·C·莫耶;库延·普 -专利权人：飞思卡尔半导体公司
申请日： 2009-03-27 - 公布日： 2011-10-12 - 主分类号： G06F5/00 文献下载
摘要：处理器(16)和高速缓存(40)经由系统互连(12)耦合到系统存储器(13)。耦合到高速缓存的第一缓冲电路(44)接收一个或多个数据字并将一个或多个数据字存储在一个或多个项(46)的每一个中。响应于无错误接收，第一项的一个或多个数据字被写入到高速缓存。耦合到高速缓存的第二缓冲电路(50)具有用于存储存储请求的一个或多个项。每一个项具有相关控制位(S)，确定从第一存储请求形成的项是否是将从第二缓冲电路写入到系统存储器的有效项。基于一个或多个数据字的无错误接收，基于错误确定，将相关控制位设置成无效第二缓冲电路中的项的值。
用于存储分配高速缓存缺失错误恢复缓冲器利用

[发明专利]数据处理指令的许可检查-CN200980143207.1有效
发明人： 威廉·C·莫耶;迈克尔·D·斯奈德;加里·L·惠森亨特 -专利权人：飞思卡尔半导体公司
申请日： 2009-09-30 - 公布日： 2011-09-21 - 主分类号： G06F9/30 文献下载
摘要：一种数据处理系统，具有处理器(12)和目标装置(40)，其处理装饰指令(即具有装饰值的指令)。数据处理系统的装置例如处理器(12)通过系统互连(14)向目标装置(40)发送事务。所述事务包括指令操作的指示、与指令操作相关联的地址、装饰值(601)(即发送到目标装置用于执行除了所执行指令的主要功能之外的功能的命令)以及与地址相关联的访问许可。目标装置(40)(例如，具有除了存储功能之外的功能的存储器)基于接收到的访问许可来确定由装饰值指定的装饰操作是否是许可的。如果存在合适的许可，则目标装置(40)执行装饰操作。
数据处理指令许可检查

[发明专利]在单指令多数据(SIMD)数据处理器中提供扩展寻址模式-CN200980131904.5有效
发明人： 威廉·C·莫耶 -专利权人：飞思卡尔半导体公司
申请日： 2009-05-28 - 公布日： 2011-07-13 - 主分类号： G06F9/30 文献下载
摘要：由N比特处理器(14)执行具有更新的第一存储器访问指令包括：访问多个寄存器(34)中的至少一个源寄存器，其中，所述访问包括访问第一寄存器，其中，多个寄存器中的每个寄存器包括N比特的主部分和M比特的扩展部分，其中，第一寄存器的主部分包括第一地址操作数。执行第一指令还包括：使用第一地址操作数形成存储器访问地址；使用存储器访问地址作为用于进行存储器访问的地址；产生更新地址操作数；以及将更新地址操作数写入第一寄存器的主部分。产生包括：访问至少一个源寄存器中的源寄存器的扩展部分以获得修改信息，并且在产生更新地址操作数时使用修改信息。
指令多数 simd 数据处理器提供扩展寻址模式

[发明专利]用于在多线程数据处理系统中使用的调试指令-CN200980132364.2有效
发明人： 威廉·C·莫耶;迈克尔·D·斯奈德;加里·L·惠森亨特 -专利权人：飞思卡尔半导体公司
申请日： 2009-06-09 - 公布日： 2011-07-13 - 主分类号： G06F9/06 文献下载
摘要：提供了用于在包括处理器(12)的数据处理系统(10)中使用的方法，处理器(12)被配置成执行与第一线程相对应的第一指令集合和与第二线程相对应的第二指令集合。所述方法包括：响应于在执行第一指令集合的同时通过第一线程执行调试相关指令，生成用于通过第二线程处理的调试事件，其中，处理调试事件包括引起与处理器相关的停止操作。
用于多线程数据处理系统使用调试指令

[发明专利]数据处理系统中的高速缓存一致性协议-CN200980115765.7有效
发明人： 威廉·C·莫耶 -专利权人：飞思卡尔半导体公司
申请日： 2009-02-23 - 公布日： 2011-04-13 - 主分类号： G06F9/06 文献下载
摘要：一种数据处理系统(10)包括：具有高速缓存(28)的第一主设备(14)；第二主设备(16或22)；经由系统互连而可操作地耦接到第一主设备和第二主设备的存储器(20)。所述高速缓存包括为该高速缓存的数据单元实现一组高速缓存一致性状态(102，104，108，106)的高速缓存控制器(29)。所述高速缓存一致性状态包括：无效状态(102)；未修改的非一致状态(104)，该状态指示没有修改所述高速缓存的数据单元的数据，并且不保证所述高速缓存的数据单元的数据与数据处理系统的至少一个其他存储设备中的数据是一致的；以及未修改的一致状态(106)，该状态指示没有修改该数据单元的数据，并且该数据单元的数据与所述数据处理系统的至少一个其他存储设备中的数据是一致的。
数据处理系统中的高速缓存一致性协议

[发明专利]存储器电路中可调的流水线-CN200980105625.1有效
发明人：张沙彦;威廉·C·莫耶;于伊·B·恩古叶恩 -专利权人：飞思卡尔半导体公司
申请日： 2009-01-16 - 公布日： 2011-01-12 - 主分类号： G06F12/00 文献下载
摘要：本发明提供了一种技术，该技术用于操作存储器电路(18、300、400、908、1208)，以针对存储器电路的至少一些操作点改进存储器电路(1002、1004、1006)的性能和/或功耗(1052、1054、1056)，并且包括：至少部分基于存储器的操作点调节(1100)多个可操作流水线级(401、403)。在本发明的至少一个实施例中，用于操作存储器电路的方法包括：至少部分基于存储器电路产生的反馈信号(feedback、flush_ok、flush_ok1、flush_ok2、flush_ok3、flush_ok4、cycle_flush_through_ok)选择操作存储器电路的模式(flush_mode、flush1、flush2、mem_flush_control_bits)。该技术包括基于存储器电路的选择的操作模式使用多个流水线级操作(图5、图8)存储器电路。在本发明的至少一个实施例中，该技术包括感测(608、708)与各个流水线级(401)相关的时序容限(容限)并且基于此产生反馈信号。
存储器电路可调流水线

[发明专利]基于每指令的选择性保护存储器访问-CN200780045980.5无效
发明人：查弗里·W·斯科特;威廉·C·莫耶 -专利权人：飞思卡尔半导体公司
申请日： 2007-12-12 - 公布日： 2009-10-14 - 主分类号： G06F12/00 文献下载
摘要：一种方法包括：在处理设备接收存储器访问指令(402)，其中该指令包括代表保护访问策略的保护访问说明符。该方法进一步包括：在处理设备执行由根据保护访问策略的存储器访问指令所表示的存储器访问(408)。处理设备(100)包括处理器核心(110)，其被配置为基于存储器访问指令(300)的保护访问说明符(310)确定用于存储器访问指令的保护访问策略。处理设备(100)进一步包括存储器管理单元(112)，其被配置为基于保护访问策略促进由该存储器访问指令表示的存储器访问。
基于指令选择性保护存储器访问

[发明专利]翻译信息取得-CN200680016232.X无效
发明人： 威廉·C·莫耶 -专利权人：飞思卡尔半导体公司
申请日： 2006-03-24 - 公布日： 2009-07-29 - 主分类号： G06F9/45 文献下载
摘要：一种用于对数据处理系统的处理器内核(103)的操作透明地从数据处理系统获得翻译信息的系统。在一个实施例中，处理器包括处理器内核(103)和存储器管理电路(105)。该存储器管理电路存储翻译信息。该数据处理系统包括调试电路，用于获得存储在存储器管理电路中的翻译信息，并且向外部提供该信息。
翻译信息取得

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