专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种基于RSIC-V哈希算法处理器-CN202111113827.X在审
  • 蔡斌;王坤;李斌;徐培欣;冯波 - 厘壮信息科技(苏州)有限公司
  • 2021-09-23 - 2022-01-14 - G06F7/57
  • 本发明提供一种基于RSIC‑V哈希算法处理器,所述处理器包括中央处理器、数据预缓存处理器、调试单元、解码器模块、通用寄存器模块、算术逻辑单元模块、状态寄存器模块、负载储存单元模块、DIV模块、第一二选一选择器模块、第二二选一选择器模块和数据整合二选一选择器模块。本发明提供的基于RSIC‑V哈希算法处理器具有能够基于内部设定的操作基准的不同而对输入进入所述基于RSIC‑V哈希算法处理器内的数据进行不同的数据处理频率形成无符号数字集合Xn后,再进一步地进行二进制信息的定点运算的算术逻辑单元模块对数据进行逻辑运算,可以有效避免不同类型输入数据所造成的二进制信息定点运算过程中出现的噪声的技术效果。
  • 一种基于rsic算法处理器
  • [发明专利]一种基于RISC-V架构的处理器-CN202110947360.2在审
  • 蔡斌;徐培欣;张立志;丁立 - 厘壮信息科技(苏州)有限公司
  • 2021-08-18 - 2021-11-23 - G06F9/30
  • 本发明公开了一种基于RISC‑V架构的处理器,在指令数据超出或未达到预设阈值时通过中断屏蔽模式对其进行中断,且发出中断警告,在指令集数据处于预设阈值内时,通过优先处理模式对数据进行优先处理,避免其因数据量过大而导致处理滞后的情况发生,在指令集完成分类后,通过仲裁处理模式完成对指令集的仲裁,检查当前指令是否与历史操作指令集重合,并进行纠错,储存时将不同功能的被测组件和不同种类的语言指令仅需修改为需要转化的指令集,将指令集部分转化软件逻辑,即可达到快速执行自动化转化的目的。
  • 一种基于risc架构处理器
  • [实用新型]一种应用于芯片生产的储存装置-CN202020677707.7有效
  • 蔡斌;葛云生 - 厘壮信息科技(苏州)有限公司
  • 2020-04-28 - 2020-11-20 - B65D25/04
  • 本实用新型涉及芯片存储技术领域,尤其涉及一种应用于芯片生产的储存装置,解决了现有技术中在取用芯片时,需要打开柜门,外界潮湿的空气容易进入柜体内,进而导致芯片容易被潮湿的空气侵蚀,影响芯片的质量的问题。一种应用于芯片生产的储存装置,包括柜体,柜体的外侧设有柜门,柜门的表面设有玻璃板,柜门的内部设有两个塑胶袋,两个塑胶袋之间设有与柜门固定连接的放置板,放置板的一侧设有与柜门转动连接的挡板,当挡板顺指针转动至柜门顶部时,位于柜体内部的挡板刚好抵住放置板。本实用新型减小柜体内的芯片与外界潮湿的空气接触,芯片的质量不受外界空气的影响,芯片的保存较好。
  • 一种应用于芯片生产储存装置
  • [实用新型]一种芯片加工用的固定机构-CN202020678969.5有效
  • 蔡斌;葛云生 - 厘壮信息科技(苏州)有限公司
  • 2020-04-28 - 2020-11-20 - B23K37/04
  • 本实用新型涉及芯片加工技术领域,尤其涉及一种芯片加工用的固定机构,解决了现有技术中在焊接过程中存在部分锡焊焊渣,下次焊接前需要使用外部工具将夹具清理干净,多加一道工序,费时费力的问题。一种芯片加工用的固定机构,包括工作台,工作台的顶部设有两个呈对称分布的轨道,两个轨道之间设有连接板,连接板的底部与侧面均设有刷子,连接板的两侧均设有与轨道滑动连接的固定架,两个固定架的相对面均开设有卡槽。本实用新型在保证芯片被夹持的状态下,芯片焊接完直接对芯片工作台进行清洁,将芯片的取出和清洁合并成一道工序,省时省力,更加方便芯片的焊接。
  • 一种芯片工用固定机构
  • [发明专利]一种高性能并行计算加速器结构-CN202010472496.8在审
  • 蔡斌;葛云生 - 厘壮信息科技(苏州)有限公司
  • 2020-05-29 - 2020-09-04 - G06F15/80
  • 一种高性能并行计算加速器结构,包括一个具有多核的CPU、数据采集模块、数据拆分管理模块、数据分配管理模块、数据存储模块和供电模块;CPU基于RISC‑V架构,且CPU上集成多个RISC‑V内核;CPU用于信息处理和程序运行;数据采集模块采集CPU的基础信息和当前状态信息;数据拆分管理模块对需要CPU进行信息处理和所需运行的程序进行拆分与合并;数据分配管理模块与数据拆分管理模块通讯连接,数据分配管理模块对经过数据拆分管理模块拆分后的数据信息和程序分配到CPU的不同RISC‑V内核中;数据存储模块对通过CPU处理的数据信息和程序进行记录并生成日志报告;本发明通过并行计算大大提高了计算速度,同时有利于降低功耗。
  • 一种性能并行计算加速器结构

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