“佩里·H·派莱伊”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果5个，建议您升级VIP下载更多相关专利

[发明专利]带有匹配地址和数据线控制的多端口存储器-CN201410016209.7有效
发明人： 佩里·H·派莱伊 -专利权人：恩智浦美国有限公司
申请日： 2014-01-14 - 公布日： 2018-07-17 - 主分类号： G11C11/413 文献下载
摘要：本发明涉及带有匹配地址和数据线控制的多端口存储器。在多端口SRAM（10）中，第一位单元（38）耦合到第一和第二字线（WL0A，WL0B）以及第一（BL0A/BL0Ab）和第二位线对（BL0B/BL0Bb）。第一数据线对（DLA，DLAb）经由第一开关逻辑（52，54）耦合到所述第一位线对（BL0A/BL0Ab）。第二数据线对（DLB，DLBb）经由第二开关逻辑（56，58）耦合到所述第一位线对以及通过第三开关逻辑（60，62）耦合到所述第二位线对。如果第一和第二访问地址之间存在行地址匹配但不是列地址匹配，则第二开关逻辑基于从第二访问地址的列地址生成的第一解码信号有选择性地将第二数据线对与第一位线对相连接，以及第三开关逻辑将第二数据线对从第二位线对解耦。
位线开关逻辑耦合到数据线多端口存储器数据线控制访问地址匹配地址列地址匹配多端口SRAM 第一开关第一数据解码信号位单元行地址解耦字线

[发明专利]带有匹配地址控制的多端口存储器-CN201410016447.8有效
发明人： 佩里·H·派莱伊 -专利权人：恩智浦美国有限公司
申请日： 2014-01-14 - 公布日： 2018-07-03 - 主分类号： G11C11/413 文献下载
摘要：公开了一种带有匹配地址控制的多端口存储器。在多端口SRAM中，第一位单元耦合于第一和第二字线以及第一和第二位线对。第二位单元耦合于所述第一和第二字线以及第三和第四位线对。第一数据线对通过第一开关逻辑耦合于所述第一位线对以及通过第二开关逻辑耦合于所述第三位线对，以及第二数据线对通过第三开关逻辑耦合于所述第二位线对以及通过第四开关逻辑耦合于所述第四位线对。如果第一和第二访问地址的至少一部分之间存在匹配，所述第三开关逻辑和第四开关逻辑的状态被设置为使得所述第二位线对和所述第四位线对保持从所述第二读/写数据线对解除耦合。
位线开关逻辑耦合多端口存储器匹配地址位单元字线多端口SRAM 第一开关第一数据访问地址解除耦合逻辑耦合数据线写数据匹配

[发明专利]堆叠半导体器件-CN201210371220.6无效
发明人： 佩里·H·派莱伊;凯文·J·埃斯;迈克尔·B·麦克沙恩 -专利权人：飞思卡尔半导体公司
申请日： 2012-09-28 - 公布日： 2013-04-10 - 主分类号： H01L25/065 文献下载
摘要：一种堆叠半导体器件(200,800)，包括第一，第二，第三和第四半导体器件。包括所述有源电路的每个所述第一半导体器件和所述第二半导体器件的第一主表面直接面向彼此，并且包括所述有源电路的每个所述第三半导体器件和所述第四半导体器件的第一主表面直接面向彼此。所述第二半导体器件的第二主表面直接面向所述第三半导体器件的第二主表面。所述堆叠半导体器件包括多个连续导电通孔(116)，其中每个连续导电通孔从所述第一器件的所述第二主表面、穿过所述第一器件、第二器件、第三器件和第四器件延伸到所述第四器件的所述第二主表面。每个半导体器件在所述器件的至少一个边缘上的所述第一主表面处可能包括斜面边缘。
堆叠半导体器件

[发明专利]堆叠半导体器件-CN201210371028.7无效
发明人： 佩里·H·派莱伊;凯文·J·埃斯;迈克尔·B·麦克沙恩 -专利权人：飞思卡尔半导体公司
申请日： 2012-09-28 - 公布日： 2013-04-10 - 主分类号： H01L25/065 文献下载
摘要：一种堆叠半导体器件(300,800)，包括第一和第二半导体器件。包括所述有源电路的每个所述第一半导体器件和所述第二半导体器件的第一主表面直接面向彼此。每个所述器件的所述第一主表面包括位于至少一个边缘上的斜面边缘(114)，以及延伸到所述斜面边缘的探针垫(118或120)。第一开口(810)在所述堆叠半导体器件的垂直边上位于所述第一和第二器件的所述斜面边缘之间。
堆叠半导体器件

[发明专利]DRAM中的自动隐藏刷新及其方法-CN200580016887.2有效
发明人： 佩里·H·派莱伊 -专利权人：飞思卡尔半导体公司
申请日： 2005-04-28 - 公布日： 2007-05-02 - 主分类号： G11C7/00 文献下载
摘要：存储器(10)具有多个存储器单元、用于接收低电压高频差分地址信号的串行地址端口(47)和用于接收高频低电压差分数据信号的串行输入/输出数据端口(52、54)。存储器(10)可以操作于两个不同的模式中的一个模式，即正常模式和缓存行模式。在缓存行模式中，存储器可以存取来自单一地址的完整的缓存行。在操作于缓存行模式中时，完全隐藏刷新模式允许适时的刷新操作。数据通过插入在多个子阵列(15、17)中，存储在存储器阵列(14)中。在隐藏刷新模式操作过程中，存取一个子阵列(15)同时刷新另一个子阵列(17)。可以将两个或多个存储器(10)链接在一起，以提供高速低功率存储器系统。
dram 中的自动隐藏刷新及其方法