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[发明专利]一种SARADC电容阵列校准方法和电路-CN202310622630.1在审
发明人：牛义;李永凯;沈堃;杨平;李向全;张靖;武鹏;乔仕超 -专利权人：南京铭芯半导体科技有限公司
申请日： 2023-05-30 - 公布日： 2023-09-05 - 主分类号： H03M1/10 文献下载
摘要：一种SARADC电容阵列校准方法和电路，涉及半导体集成电路领域。本发明的校准方法包括下述步骤：(1)在校准模式下，SARADC中的电容阵列DAC的高位电容对基准电压进行采样，然后低位电容对高位电容进行量化，根据量化结果计算出高位电容的权重误差作为误差补偿码，并存储；(2)在正常工作模式下，SARADC完成对输入模拟信号的采样和量化，根据SARADC中的比较器结果提取需要做权重误差补偿的权重位的误差补偿码，计算出总的补偿值，并与SARADC输出的未经校准的输出结果相加，得出校准后的输出结果。本发明无需测量比较器噪声，即可精确测量电容阵列DAC的权重误差。
一种 saradc 电容阵列校准方法电路

[发明专利]多晶硅熔丝存储电路-CN202310065914.5在审
发明人：沈堃;李永凯;牛义;杨平;乔仕超;武鹏;张靖;李向全 -专利权人：南京铭芯半导体科技有限公司
申请日： 2023-01-18 - 公布日： 2023-07-04 - 主分类号： G11C17/16 文献下载
摘要：多晶硅熔丝存储电路，本发明涉及集成电路技术。本发明包括熔丝存储单元阵列，包括读取电路和写入电路，所述熔丝存储单元阵列中，每个熔丝存储单元包括一个多晶硅熔丝电阻和一个开关管，多晶硅熔丝电阻一端连接列连接点，一端通过开关管接地，开关管的栅极连接所在行的行选择线；熔丝存储单元阵列的每一列都连接有一个读取电路，读取电路包括一个基准电阻电路和一个阻抗比较电路，阻抗比较电路的一端接基准电阻电路，另一端通过读取开关连接到熔丝存储单元阵列的列连接点。本发明的单bit单元编程电流大大减少，面积也极大的缩小。
多晶硅熔丝存储电路

[发明专利]带隙基准电路和低失调高电源抑制比带隙基准源-CN202110834943.4有效
发明人： 乔仕超;刘鑫;武鹏;杨平;牛义;廖志凯;齐旭 -专利权人：成都华微电子科技股份有限公司
申请日： 2021-07-23 - 公布日： 2022-07-29 - 主分类号： G05F1/56 文献下载
摘要：带隙基准电路和低失调高电源抑制比带隙基准源，涉及集成电路技术，本发明的带隙基准电路包括：第十六MOS管，其栅端接第五参考点，电流输入端接高电平，电流输出端接第十七MOS管的电流输入端；第十七MOS管，其栅端接第四参考点，电流输出端接基准输出端；第三三极管，其电流输入端接基准输出端，电流输出端接地，基极接第六参考点，基极和电流输入端之间通过一个电容连接；第二三极管，其电流输入端通过第二电阻接基准输出端，基极作为第七参考点连接电流输入端，其电流输出端接地；第一三极管，其电流输入端接第六参考点，基极接第七参考点，电流输出端通过第一电阻接地。本发明能够在宽电源范围内工作，并且具备很高的电源抑制比。
基准电路失调电源抑制