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[发明专利]一种集成有二维卷积阵列的系统芯片-CN201910103624.9有效
发明人： 连荣椿;王海力;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-02-01 - 公布日： 2023-08-22 - 主分类号： G06F15/80 文献下载
摘要：一种集成有二维卷积阵列的系统芯片。在实施例中，系统芯片包括：二维卷积阵列，包括：排列成二维阵列的多个处理单元，各处理单元能够完成乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；其中，二维阵列中的各处理单元在同一个时钟信号的控制下进行运算；第一接口，用于为二维卷积阵列提供输入数据；第二接口，用于为二维卷积阵列提供输出；FPGA模块，用于和第一/第二接口耦合。在实施例中，启动和暂停卷积阵列中各单元的运算，由此允许速度较快的卷积阵列和其它处理模块配合操作。可以通过接口模块的数据时序调整，使得输入数据和输出结果均能够按要求排列对齐。
一种集成二维卷积阵列系统芯片

[发明专利]一种集成人工智能模块的系统芯片-CN201910104532.2有效
发明人： 连荣椿;王海力;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-02-01 - 公布日： 2023-07-18 - 主分类号： G06F15/78 文献下载
摘要：一种集成人工智能AI模块的系统芯片。系统芯片包括：第一处理器，配置有第一总线；第二处理器，配置有第二总线；至少一个AI模块，通过总线接口模块连接到第一总线和第二总线中的至少一个总线上；至少一个FPGA模块，通过总线接口模块连接到第一总线和第二总线中的至少一个总线上。采用两个处理器，可以在发挥AI模块和FPGA模块的功能方面有较好的灵活性。
一种集成人工智能模块系统芯片

[发明专利]处理单元设置有输入复用器的人工智能模块和系统芯片-CN201910104131.7有效
发明人： 连荣椿;王海力;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-02-01 - 公布日： 2023-05-23 - 主分类号： G06N3/008 文献下载
摘要：一种处理单元设置有输入复用器的人工智能AI模块及系统芯片。在实施例中，所述AI模块包括：按第一维度和第二维度排列成二维阵列的多个处理单元，各处理单元能够完成逻辑和/或乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；处理单元还包括至少一个输入复用器；所述输入复用器用于接收第一维度和/或第二维度上不同方向的输入数据，并且从其中选择一个数据供处理单元进行处理；二维阵列中的各处理单元共用同一个时钟信号进行运算；第一维度和第二维度彼此垂直。本发明实施例的AI模块及其系统芯片，提供了更为多样化的AI模块结构，使得执行更复杂的运算成为可能。
处理单元设置输入复用器人工智能模块系统芯片

[发明专利]一种通过部分映射时钟使能信号来改善布局完成率的方法-CN201811296316.4有效
发明人：刘桂林;王海力;连荣椿;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2018-11-01 - 公布日： 2023-04-18 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种通过部分映射时钟使能信号来改善布局完成率的方法，步骤包括：在FPGA电路布局过程中，进行实时检测，找出位置不合法的寄存器；将位置不合法的寄存器按照时序松弛timing slack值进行排序，按照timing slack序列中数值从大到小，分别将位置不合法的寄存器的输入D端接入一个数据选择器MUX，进而形成一个多路选择器；判断多路选择器能否与前一级的查找表LUT合并，如果可以，则将多路选择器与前一级的LUT合并。本发明不需要将某个时钟使能信号驱动的所有寄存器都进行转换。在信号所驱动的寄存器中已满足约束的不进行转换，减少全部转换为组合逻辑对性能带来的负面影响，有效的提高电路的工作频率。
一种通过部分映射时钟信号改善布局完成率方法

[发明专利]一种IP与EFPGA端口连接方法及其优选方法-CN201811641453.7有效
发明人：靳松;王海力;连荣椿;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2018-12-29 - 公布日： 2023-04-18 - 主分类号： G06F30/34 文献下载
摘要：本发明公开了一种IP与EFPGA的端口连接方法，包括步骤：使用硬件描述语言建立层次化设计工程；基于层次化设计工程中IP在欲连接EFPGA上的逻辑关系将IP的IO端口映射到顶层模块的端口上；对层次化设计工程运行逻辑综合，输出综合结果；综合结果中的每一个IO选择欲连接EFPGA的IO模块的单侧端口的IO资源中的任一合法IO资源进行分配；当各IO具备合法位置后保存IO资源的位置信息。一种优选方法，包括多次重复综合结果中每一个IO随机分配合法的IO资源位置信息,并分别进行全局布局、详细布局和绕线得到时序性能结果；将多个时序性能结果进行排序，选择时序性能结果最优的IO资源的位置信息。用多个IO的位置去替代单一位置的IP，使集成IP的工作规范化和流程化。
一种 ip efpga 端口连接方法及其优选

[发明专利]一种根据区域布线拥挤度判定布线方向的方法-CN201811291030.7有效
发明人：刘桂林;王海力;连荣椿;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2018-10-31 - 公布日： 2023-01-31 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种根据区域布线拥挤度判定布线方向的方法，包括步骤：分别计算FPGA电路中的多个基本逻辑单元PLB的可输入信号数量与输入信号可用端口数量的比值I和PLB下一级单元的接收信号可用端口数量与输出信号可用端口数量的比值O；选取每一个PLB的I和O中较大的一方，作为对应PLB的拥挤度DC的值；将多个PLB的多个DC按照从大到小的顺序排列，依序进行布线。根据拥挤度DC的取值以及输入/输出的判断自由选择反向布线或正向布线，能够有效的减少布线时间，以及单一布线方式引起的高拥挤度线网无法完成布线地结果。
一种根据区域布线拥挤判定方向方法

[发明专利]一种多个IP与EFPGA端口连接方法-CN201811646325.1有效
发明人：靳松;王海力;连荣椿;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2018-12-29 - 公布日： 2022-11-25 - 主分类号： G06F30/327 文献下载
摘要：本发明公开了一种多个IP与EFPGA的端口连接方法，包括：使用硬件描述语言建立层次化设计工程，基于层次化设计工程中多个IP在欲连接EFPGA上的逻辑关系将多个IP的IO端口映射到顶层模块的端口上；对IP进行优先级排序；将对层次化设计工程运行逻辑综合的结果中优先级最高的IP的每一个IO与EFPGA的IO模块的单侧端口的IO资源组中的任一合法IO资源进行分配；对分配结果进行全局布局、详细布局和绕线得到时序性能结果；至少两次进行分配，并得到至少两个时序性能结果，择优保存；对第二优先级的IP进行至少两次进行分配，并得到至少两个时序性能结果，择优保存；直至各IP均得到最优时序性能结果。用多个IO的位置去替代单一位置的IP，使集成IP的工作规范化和流程化。
一种 ip efpga 端口连接方法

[发明专利]一种FPGA的高层次综合方法和装置-CN201910044651.3有效
发明人：刘建洋;王海力;连荣椿;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-01-17 - 公布日： 2022-05-17 - 主分类号： G06F9/448 文献下载
摘要：本说明书实施例提供一种现场可编程门阵列FPGA的高层次综合方法和装置，包括：获取待执行的C/C++文件；根据操作时间表中存储的不同操作的占用时间，对所述C/C++文件中包含的操作Vn进行划分，n≥1且为整数,生成一个划分方案Pmax，其中所述划分方案Pmax是所述FPGA执行完所述操作Vn所用时间最短的划分方案；根据所述划分方案Pmax，生成对应的网表。如此，可以提高整个设计的运行效率。
一种 fpga 高层次综合方法装置

[发明专利]一种FPGA的高层次综合和码流生成的方法和装置-CN201910044685.2有效
发明人：刘建洋;王海力;连荣椿;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-01-17 - 公布日： 2022-05-17 - 主分类号： G06F9/445 文献下载
摘要：本说明书实施例提供一种现场可编程门阵列FPGA的高层次综合和码流生成的方法和装置，包括：获取待执行的C/C++文件；对所述C/C++文件中包含的操作进行划分，得到不同的n个划分方案Pn，n≥1且为整数，基于所述n个划分方案Pn所得到的各自的时钟频率Fn，确定最大时钟频率Fmax和对应的划分方案Pmax，其中所述划分方案Pn中一个时钟周期包含不同的操作数目；根据所述划分方案Pmax，生成结果网表；根据所述结果网表，生成FPGA码流文件。如此，可以提高整个设计的运行效率。
一种 fpga 高层次综合生成方法装置

[发明专利]一种测试系统芯片上的人工智能模块的方法和系统芯片-CN201910103651.6有效
发明人： 连荣椿;王海力;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-02-01 - 公布日： 2022-04-15 - 主分类号： G01R31/28 文献下载
摘要：一种测试系统芯片上的人工智能AI模块的方法及系统芯片。在实施例中，系统芯片包括：AI模块，包括排列成二维阵列的多个处理单元，各处理单元能够完成逻辑和/或乘加运算；FPGA模块，其中，FPGA模块经接口模块与AI模块连通；FPGA模块中部分模块配置为对AI模块进行检测的检测功能；和，JTAG接口，用于根据指令启动检测功能，以便对AI模块进行测试。将FPGA与AI模块集成在同一芯片上时，AI模块的输出/输入信号可以很好的找到相应的FPGA连接点。同时，可以配置FPGA为测试电路，由此可以节约成本和提高测试速度。
一种测试系统芯片人工智能模块方法

[发明专利]一种测试系统芯片上的人工智能模块的方法和系统芯片-CN201910103657.3有效
发明人： 连荣椿;王海力;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-02-01 - 公布日： 2022-01-28 - 主分类号： G06N20/00 文献下载
摘要：一种测试系统芯片上的人工智能模块的方法及系统芯片。在实施例中，系统芯片包括：AI模块，包括多个处理单元，所述多个处理单元各自完成逻辑和/或乘加运算；其中，AI模块设置有自测电路；FPGA模块，经接口模块与AI模块连通，以便为AI模块提供数据或者接收AI模块的运算结果；和，JTAG接口，用于根据指令启动自测电路，以便对AI模块的各处理单元进行测试。在AI模块中设置自测电路，可以极大简化AI模块的测试工作。
一种测试系统芯片人工智能模块方法

[发明专利]人工智能模块的单元性能测试方法和系统芯片-CN201910103596.0有效
发明人： 连荣椿;王海力;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-02-01 - 公布日： 2021-11-12 - 主分类号： G05B19/042 文献下载
摘要：一种人工智能AI模块的单元性能测试方法和包括该AI模块的系统芯片。在实施例中，所述AI模块包括：排列成二维阵列的多个处理单元，各处理单元能够完成乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；可以对所述多个处理单元中具有与待测试处理单元相同第一维度值和/或第二维度值的处理单元配置为旁路状态，以便实现对所述待测试处理单元进行性能测试；二维阵列中的各处理单元共用同一个时钟信号进行运算。通过赋予处理单元以旁路功能，可以更为便利地对AI模块进行测试。
人工智能模块单元性能测试方法系统芯片

[发明专利]连接FPGA和人工智能模块的系统芯片-CN201910103622.X有效
发明人： 连荣椿;王海力;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-02-01 - 公布日： 2021-10-15 - 主分类号： G06F9/38 文献下载
摘要：一种连接系统芯片上FPGA和人工智能AI模块的电路及系统芯片。在实施例中，系统芯片包括：AI模块，包括排列成二维阵列的多个处理单元，各处理单元能够完成逻辑和/或乘加运算；FPGA模块；绕线模块，用于提供AI模块的输入和/或输出端到FPGA模块的耦合。将FPGA与AI模块集成在同一芯片上时，AI模块的输出/输入信号可以很好的找到相应的FPGA连接点。FPGA可以高速的提供大量的数据到AI模块，配合其高带宽处理能力。
连接 fpga 人工智能模块系统芯片

[发明专利]连接不同时钟域下的FPGA和人工智能模块的系统芯片-CN201910107742.7有效
发明人： 连荣椿;王海力;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-02-01 - 公布日： 2021-09-28 - 主分类号： G06F13/12 文献下载
摘要：一种连接不同时钟域的FPGA和人工智能模块的系统芯片。在实施例中，系统芯片包括：AI模块，包括多个处理单元，各处理单元能够完成逻辑和/或乘加运算；AI模块工作在第一时钟下；FPGA模块，经配置后工作在第二时钟下；同步器，用于将AI模块的输入端和/或输出端与FPGA模块的绕线(XBAR)模块耦合在一起。将FPGA与AI模块集成在同一芯片上时，AI模块的输出/输入信号可以很好的找到相应的FPGA连接点。FPGA可以高速的提供大量的数据到AI模块，配合其高带宽处理能力。由此，根据本发明的系统芯片具有良好的伸缩性，不受总线带宽的限制。
连接不同时钟 fpga 人工智能模块系统芯片

[发明专利]集成单指令多数据流架构人工智能模块的系统芯片-CN201910103584.8有效
发明人： 连荣椿;王海力;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-02-01 - 公布日： 2021-09-21 - 主分类号： G06F9/38 文献下载
摘要：一种集成FPGA和单指令多数据流架构的人工智能模块的FPGA系统芯片。系统芯片包括：至少一个FPGA模块；至少一个人工智能AI模块，采用单指令多数据流SIMD的架构；接口模块，用于将至少一个FPGA模块和至少一个AI模块连通，以便至少一个FPGA模块向至少一个AI模块发送指令并且相互交换数据；其中，FPGA模块则为AI模块提供单指令多数据流所用的指令和AI模块所需的数据；AI模块对所述数据执行和指令有关的运算。在芯片上同时集成FPGA模块和具有SIMD架构的AI模块的系统芯片可以用同一个框架胜任不同的应用需求。
集成指令多数架构人工智能模块系统芯片

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