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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]存储器元件及其制造方法-CN201710456898.7在审
发明人：周福兴;詹耀富;韩宗廷 -专利权人：旺宏电子股份有限公司
申请日： 2017-06-16 - 公布日： 2019-01-04 - 主分类号： H01L27/11521 文献下载
摘要：一种存储器元件及其制造方法。所述存储器元件包括基底、浮置栅极、栅极绝缘层、栅间介电层以及控制栅极，所述控制栅极为三层以上的多层结构，且所述多层结构的至少一层为金属硅化物层。
存储器元件多层结构金属硅化物层栅极绝缘层栅间介电层浮置栅极控制栅极控制栅基底三层制造

[发明专利]非挥发性记忆体及其制造方法-CN201310695133.0有效
发明人： 詹耀富 -专利权人：旺宏电子股份有限公司
申请日： 2013-12-13 - 公布日： 2018-12-14 - 主分类号： H01L27/11521 文献下载
摘要：本发明是有关于一种非挥发性记忆体及其制造方法。此非挥发性记忆体包括衬底、穿隧介电层、浮置栅极、多个保护层、控制栅极以及栅间介电层。衬底具有主动区。穿隧介电层配置于主动区中的衬底的表面上。浮置栅极配置于穿隧介电层上。多个保护层分别配置于浮置栅极的部分侧壁上。控制栅极覆盖浮置栅极的顶面与部分侧壁以及每一保护层的至少一部分。栅间介电层配置于浮置栅极与控制栅极之间以及配置于保护层与控制栅极之间。
挥发性记忆体及其制造方法

[发明专利]半导体元件及其制造方法-CN201510144098.2有效
发明人： 詹耀富 -专利权人：旺宏电子股份有限公司
申请日： 2015-03-30 - 公布日： 2018-12-07 - 主分类号： H01L21/8242 文献下载
摘要：本发明公开了一种半导体元件的制造方法。于基底上形成堆栈层。图案化堆栈层，以形成沿着第一方向延伸的多个堆栈结构，相邻的两个堆栈结构之间具有沿着第一方向延伸的沟道，每一沟道具有多个宽部和多个窄部。宽部沿着第二方向的最大宽度大于窄部沿着第二方向的最大宽度。形成电荷储存层，以覆盖宽部的底表面与侧壁及填满窄部。形成导体层，以填满宽部。另提供一种由上述方法所制成的半导体元件。
半导体元件及其制造方法

[发明专利]接垫结构-CN201510011242.5有效
发明人： 詹耀富 -专利权人：旺宏电子股份有限公司
申请日： 2015-01-09 - 公布日： 2018-09-14 - 主分类号： H01L23/522 文献下载
摘要：本发明是有关于一种接垫结构，包括多个阶梯结构。阶梯结构设置于基底上。各阶梯结构包括相互交替堆叠的多个导体层以及多个介电层。相邻两个阶梯结构借由共用导体层与介电层而彼此相连且沿第一方向平行排列。相邻两个阶梯结构中的一者包括高度沿第二方向逐步降低的至少一阶梯部分，且相邻两个阶梯结构中的另一者包括高度沿第二方向的反方向逐步降低的至少一阶梯部分。本发明的接垫结构由于具有阶梯结构，因此在相同的单位面积内可容纳更多元件，并可大幅缩小接垫结构在三维半导体元件中所占的面积，进而达到高密度以及高效能的目标。
结构

[发明专利]半导体元件及其制造方法-CN201310513927.0有效
发明人： 詹耀富;楚大纲;曾碧山 -专利权人：旺宏电子股份有限公司
申请日： 2013-10-25 - 公布日： 2017-09-12 - 主分类号： H01L29/78 文献下载
摘要：本发明是有关于一种半导体元件及其制造方法，可使半导体元件周边区域的浅沟槽隔离结构减少边缘薄化的情形。使半导体元件在周边区域的一浅沟槽隔离结构的一转角可能实质上没有任何的边缘薄化。
半导体元件及其制造方法

[发明专利]半导体元件及其制造方法-CN201510273697.4在审
发明人：廖廷丰;詹耀富 -专利权人：旺宏电子股份有限公司
申请日： 2015-05-26 - 公布日： 2017-01-04 - 主分类号： H01L21/8247 文献下载
摘要：本发明公开了一种半导体元件及其制造方法。该方法是于基底上形成彼此分隔的至少二个叠层结构与其上的至少二个硬掩模图案。于基底上形成图案化掩模层，图案化掩模层具有开口，所述开口裸露出硬掩模图案的部分顶面及叠层结构之间的部分基底。以图案化掩模层及硬掩模图案为掩模，移除所裸露出的部分基底，以形成沟道。以图案化掩模层及硬掩模图案为掩模，进行离子注入工艺，以于沟道周围的基底中形成掺杂区。
半导体元件及其制造方法

[发明专利]记忆体及记忆体的制造方法-CN200910005283.8有效
发明人： 詹耀富;楚大纲;丁榕泉;易成名 -专利权人：旺宏电子股份有限公司
申请日： 2009-01-23 - 公布日： 2010-05-12 - 主分类号： H01L29/788 文献下载
摘要：本发明是有关于一种记忆体及记忆体的制造方法。该记忆体，其配置于基底上，且基底中具有平行排列的多个沟渠。此记忆体包括栅极结构与掺杂区。栅极结构配置于沟渠之间。掺杂区配置于栅极结构的一侧，位于沟渠之间的基底中以及沟渠的侧壁与底部中。位于沟渠之间的基底中的掺杂区的顶面低于位于栅极结构下方的基底的表面一距离，且此距离大于300本发明利用减少共同源极区的顶面与沟渠底部之间的距离来缩短共同源极区的电流传递路径，因此可以有效地降低共同源极区的电阻，进而能够达到提升元件效能的功效。
记忆体制造方法

[发明专利]在虚接地阵列中的浮动栅极单元的装置与制造方法-CN200710108297.3有效
发明人：刘振钦;吴俊沛;楚大纲;詹耀富 -专利权人：旺宏电子股份有限公司
申请日： 2007-06-07 - 公布日： 2007-12-19 - 主分类号： H01L29/788 文献下载
摘要：一种用以制造浮动栅极存储元件的方法，包括使用具有增大的侵入部分的薄埋入扩散区域，其是通过埋入扩散氧化物层侵入氧化扩散层并位于浮动栅极下的沟道氧化物之下而实现的。此外，该浮动栅极多晶硅层的高度大于埋入扩散层的高度。栅极多晶硅层与埋入扩散层之间所增加的阶梯高度可产生较高的栅极耦合率，且利用虚接地阵列设计时仍然可以允许较小的单元尺寸。
接地阵列中的浮动栅极单元装置制造方法

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