“西蒙·克里斯蒂安·诺尔斯”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果13个，建议您升级VIP下载更多相关专利

[发明专利]多线程处理器中的指令高速缓存-CN201910559689.4有效
发明人：艾伦·格雷汉姆·亚历山大;西蒙·克里斯蒂安·诺尔斯;马杜拉·戈尔;乔纳森·路易斯·弗格森 -专利权人：图核有限公司
申请日： 2019-06-25 - 公布日： 2023-09-29 - 主分类号： G06F9/38 文献下载
摘要：一种处理器，包括：用于执行并发线程的桶型线程执行单元，以及在并发线程之间共享的重复高速缓存。处理器的指令集包括采用重复计数操作数的重复指令。当重复高速缓存不被要求，并且在第一线程中执行重复指令时，将来自第一线程的代码部分高速缓存到重复高速缓存中，改变重复高速缓存的状态以将其记录为被要求，并且执行高速缓存的代码多次。然后，当在其他线程执行重复指令时，再次执行已经高速缓存的代码部分相应的次数，每次来自重复高速缓存。对于第一指令和其他指令中的每一个，相应指令中的重复计数操作数指定执行高速缓存的代码的次数。
多线程处理器中的指令高速缓存

[发明专利]多线程处理器中的寄存器文件-CN201910564381.9有效
发明人：艾伦·格雷汉姆·亚历山大;西蒙·克里斯蒂安·诺尔斯;马杜拉·戈尔 -专利权人：图核有限公司
申请日： 2019-06-25 - 公布日： 2023-09-01 - 主分类号： G06F9/46 文献下载
摘要：一种处理器，包括用于执行并发线程的桶型线程执行单元，以及一个或多个寄存器文件，该一个或多个寄存器文件对于每个并发线程包括相应上下文寄存器组。其中一个寄存器文件还包括共同于一些或所有并发线程的共享权重寄存器组。处理器的指令集中定义的指令类型包括具有操作数的算术指令，该操作数在其中执行算术指令的线程的相应算术寄存器组之中指定源和目的地。执行单元配置为响应于算术指令的操作码而执行包括将来自该源的输入乘以来自至少一个共享权重寄存器的至少一个权重的操作，并将结果放置于该目的地。
多线程处理器中的寄存器文件

[发明专利]处理器、操作处理器的方法及可读存储介质-CN201880004212.3有效
发明人： 西蒙·克里斯蒂安·诺尔斯 -专利权人：图核有限公司
申请日： 2018-10-11 - 公布日： 2023-07-21 - 主分类号： G06F15/173 文献下载
摘要：一种处理器，包括：执行单元、多个上下文寄存器集、调度器，其配置为控制执行单元以提供时间上交错的时隙的重复顺序，从而使得能够分配至少一个相应工作者线程以在一些或所有时隙中的每个相应一个时隙中执行，其中当前在每个时隙中执行的相应工作者线程的程序状态被保持在上下文寄存器集的相应一个上下文寄存器集中；以及退出状态寄存器，其布置为存储工作者线程的聚合退出状态。指令集包括用于包括在每个工作者线程中的退出指令，退出状态指令把相应线程的单独退出状态当作操作数。退出指令终止相应工作者，并使操作数中指定的单独退出状态对聚合退出状态做出贡献。
处理器操作方法可读存储介质

[发明专利]神经网络中的处理-CN201811206575.3有效
发明人：斯蒂芬·菲利克斯;西蒙·克里斯蒂安·诺尔斯;戈弗雷·达·科斯塔 -专利权人：图核有限公司
申请日： 2018-10-16 - 公布日： 2023-07-14 - 主分类号： G06N3/06 文献下载
摘要：本发明神经网络中的处理涉及一种用于执行包括指令序列的计算机程序的执行单元，该指令序列包括屏蔽指令。该执行单元被配置为执行屏蔽指令，该屏蔽指令在由执行单元执行时屏蔽来自n个值的源操作数中随机选择的值并保留来自源操作数的其他原始值以生成包括来自所述源操作数中的原始值和在其相应原始位置中的屏蔽值的结果。
神经网络中的处理

[发明专利]指令组-CN201811228379.6有效
发明人： 西蒙·克里斯蒂安·诺尔斯;丹尼尔·约翰·佩勒姆·威尔金森;理查德·卢克·索斯维尔·奥斯本;艾伦·格雷汉姆·亚历山大;斯蒂芬·菲利克斯;乔纳森·曼格纳尔;大卫·莱西 -专利权人：图核有限公司
申请日： 2018-10-22 - 公布日： 2023-07-14 - 主分类号： G06F9/30 文献下载
摘要：本发明涉及一种计算机程序，包括用于在处理单元上执行的指令序列，该处理单元具有用于保存计算机程序的指令存储、用于执行计算机程序的执行单元和用于保存数据的数据存储，该计算机程序包括一个或多个计算机可执行指令，其在被执行时实现：发送功能，其使以接收处理单元为目的地的数据包在连接到所述处理单元的连接线组上被发射，所述数据包不具有目的地标识符但是在预定的发射时间被发射；切换控制功能，其使处理单元控制切换电路将所述处理单元的连接线组连接到切换结构，以在预定的接收时间接收数据包。
指令

[发明专利]一种处理器、介质和处理器的操作方法-CN201910559688.X有效
发明人：艾伦·格雷汉姆·亚历山大;西蒙·克里斯蒂安·诺尔斯;马杜拉·戈尔 -专利权人：图核有限公司
申请日： 2019-06-25 - 公布日： 2023-07-07 - 主分类号： G06F9/30 文献下载
摘要：本申请公开一种处理器、介质和处理器的操作方法，其中一种具有指令集的处理器，该指令集包括具有操作数的加载‑存储指令，该操作数在至少一个寄存器文件中的寄存器之中指定两个加载操作中的每一个的相应目的地、存储操作的相应源，以及布置为保持三个存储器地址的地址寄存器对，该三个存储器地址是该两个加载操作中的每一个的相应加载地址和存储操作的相应存储地址。加载‑存储指令还包括三个立即步长操作数，每个指定一个存储地址和该两个加载地址中的每一个的相应步长值，其中每个立即步长操作数的至少一些可能值通过指定该一个或多个寄存器文件其中一个中的步长寄存器内的多个字段之一来指定该相应步长值，每个字段保持不同的步长值。
一种处理器介质操作方法

[发明专利]多瓦片、多芯片处理布置中的同步-CN201880004198.7有效
发明人：丹尼尔·约翰·佩勒姆·威尔金森;斯蒂芬·菲利克斯;理查德·卢克·索斯维尔·奥斯本;西蒙·克里斯蒂安·诺尔斯;艾伦·格雷汉姆·亚历山大;伊恩·詹姆斯·奎因 -专利权人：图核有限公司
申请日： 2018-10-11 - 公布日： 2023-07-07 - 主分类号： G06F9/52 文献下载
摘要：一种操作系统的方法，包括被划分成多个域的多个处理器瓦片，其中在每个域内，瓦片通过时间确定性互连的相应实例彼此连接，并且在域之间，瓦片通过非时间确定性互连彼此连接。所述方法包括：执行计算级，然后在每个域内执行相应的内部屏障同步，然后在每个域内执行内部交换阶段，然后执行外部屏障同步以在不同域之间同步，然后在域之间执行外部交换阶段。
瓦片芯片处理布置中的同步

[发明专利]多瓦片处理阵列中的同步-CN201811226504.X有效
发明人： 西蒙·克里斯蒂安·诺尔斯;丹尼尔·约翰·佩勒姆·威尔金森;理查德·卢克·索斯维尔·奥斯本;艾伦·格雷汉姆·亚历山大;斯蒂芬·菲利克斯;乔纳森·曼格纳尔;大卫·莱西 -专利权人：图核有限公司
申请日： 2018-10-22 - 公布日： 2023-06-20 - 主分类号： G06F15/163 文献下载
摘要：本发明涉及一种计算机，包括：多个处理单元，每个处理单元具有保存本地程序的指令存储，执行本地程序的执行单元，用于保存数据的数据存储；具有输入线组的输入接口，具有输出线组的输出接口；切换结构，通过相应的输出线组连接到每个处理单元，并通过相应的输入线经由每个处理单元可控制的切换电路连接到每个处理单元；同步模块，该同步模块可操作以生成同步信号以控制计算机在计算阶段和交换阶段之间进行切换，其中处理单元被配置为根据公共时钟执行其本地程序，本地程序使得在交换阶段中至少一个处理单元从其本地程序执行发送指令，以在发射时间将数据包发射到其输出连接线组，该数据包的目的地是至少一个接收处理单元但没有目的地标识符，并且在预定的切换时间，接收处理单元从其本地程序执行切换控制指令，以控制其切换电路将其输入线组连接到切换结构，以在接收时间接收数据包，发射时间、切换时间和接收时间由公共时钟相对于同步信号来管控。
瓦片处理阵列中的同步

[发明专利]在多线程处理器中调度任务-CN201811228749.6有效
发明人： 西蒙·克里斯蒂安·诺尔斯 -专利权人：图核有限公司
申请日： 2018-10-22 - 公布日： 2023-05-02 - 主分类号： G06F9/46 文献下载
摘要：一种处理器，包括：执行单元，用于在时隙的重复序列的每一个中执行相应线程；和多个上下文寄存器组，每个包括用于表示相应线程的状态的相应寄存器组。上下文寄存器组包括针对执行单元可操作以交错的多个时隙中的每个时隙的相应工作者上下文寄存器组以及至少一个额外的上下文寄存器组。工作者上下文寄存器组表示工作者线程的相应状态，而额外的上下文寄存器组表示监督者线程的状态。处理器被配置为在每个时隙中开始运行监督者线程，并且然后使得所述监督者线程能够将它正在其中运行的每个时隙各个地放弃给所述工作者线程的相应一个。
多线程处理器调度任务

[发明专利]多瓦片处理布置中的同步-CN201880004197.2有效
发明人： 西蒙·克里斯蒂安·诺尔斯;艾伦·格雷汉姆·亚历山大 -专利权人：图核有限公司
申请日： 2018-10-11 - 公布日： 2023-05-02 - 主分类号： G06F15/173 文献下载
摘要：一种处理系统，包括多个瓦片和瓦片之间的互连。互连用于根据批量同步并行方案在一些或所有瓦片的组之间通信，由此组中的每个瓦片执行瓦片上计算阶段，接着是瓦片间交换阶段，不进行交换阶段，直至组中的所有瓦片已经完成计算阶段。组中的每个瓦片具有本地退出状态，直至计算阶段完成。指令集包括同步指令，用于由每个瓦片在完成其计算阶段时执行，以将同步请求以信号发给互连中的逻辑。响应于从组中的所有瓦片接收到同步请求，逻辑释放下一个交换阶段，并使组中的所有瓦片的聚合状态变得可用。
瓦片处理布置中的同步

[发明专利]双加载指令-CN201910558284.9在审
发明人：艾伦·格雷汉姆·亚历山大;西蒙·克里斯蒂安·诺尔斯;马杜拉·戈尔 -专利权人：图核有限公司
申请日： 2019-06-25 - 公布日： 2020-07-28 - 主分类号： G06F9/38 文献下载
摘要：一种处理器，包括执行单元、存储器和一个或多个寄存器文件。执行单元配置为执行来自指令集的机器代码指令的实例。在指令集中定义的指令类型包括双加载指令，该双加载指令用于从存储器加载至该一个或多个寄存器文件中的至少一个。执行单元配置为：当执行加载指令时，执行以固定步长跨步的第一加载操作和以可变步长跨步的第二加载操作，该可变步长在该一个或多个寄存器文件中的可变步长寄存器中指定。
加载指令

[发明专利]计算机中的数据交换-CN201910573562.8在审
发明人：斯蒂芬·菲利克斯;西蒙·克里斯蒂安·诺尔斯 -专利权人：图核有限公司
申请日： 2019-06-27 - 公布日： 2020-06-30 - 主分类号： G06F9/54 文献下载
摘要：一种时间确定性计算机，其被构造为使得为一组瓦片(例如一个列)而编译的交换代码可以在其他组上重用。计算机包括：多个处理单元；切换结构；处理单元被布置成列，其中为在处理单元之间实现数据交换，至少一个处理单元被配置为在发送时间将预期用于接收处理单元的数据包发送到其输出连接线组上，该数据包没有接收处理单元的目的地标识符，而是被指定以相对于发送时间的预定延迟在接收处理单元接收，其中该预定延迟依赖于发送处理单元与接收处理单元之间的交换路径，其中一个列中的相应位置处的任何一对发送处理单元与接收处理单元之间的交换路径和其他列中的对应的相应位置处的每对发送处理单元与接收处理单元之间的交换路径具有相同的延迟。
计算机中的数据交换

[发明专利]时间确定性编译器-CN201811226520.9在审
发明人： 西蒙·克里斯蒂安·诺尔斯;丹尼尔·约翰·佩勒姆·威尔金森;理查德·卢克·索斯维尔·奥斯本;艾伦·格雷汉姆·亚历山大;斯蒂芬·菲利克斯;乔纳森·曼格纳尔;大卫·莱西 -专利权人：图核有限公司
申请日： 2018-10-19 - 公布日： 2019-04-30 - 主分类号： G06F15/173 文献下载
摘要：本发明涉及一种计算机实现的生成多个程序以递送计算机化功能的方法，每个程序在计算机的处理单元中执行，所述计算机包括：多个处理单元，每个处理单元具有用于保存本地程序的指令存储、用于执行所述本地程序的执行单元和用于保存数据的数据存储；连接到每个处理单元的输出接口并且可通过每个处理单元可控制的切换电路连接到每个处理单元的输入接口的切换结构；以及可操作以生成同步信号的同步模块，所述方法包括：为每个处理单元生成包括可执行指令序列的本地程序；为每个处理单元确定执行每个本地程序的指令的相对时间，由此分配给一个处理单元的本地程序被调度为以相对于同步信号的预定延迟执行发送指令以在相对于所述同步信号的预定发射时间发射至少一个数据包，所述至少一个数据包的目的地为接收处理单元但没有目的地标识符，并且分配给所述接收处理单元的本地程序被调度为在预定切换时间执行切换控制指令以控制所述切换电路将其处理单元线连接到所述切换结构以在接收时间接收所述数据包。
处理单元同步信号数据包接收处理单元可执行指令序列标识符计算机实现时间确定性调度保存数据电路连接多个程序发送指令计算机化控制指令时间接收输出接口输入接口数据存储同步模块预定延迟指令存储递送发射编译器计算机可操作可控制线连接分配电路指令保存

1
共 13 条