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[发明专利]基于晶闸管的静电保护单元及其并联结构-CN202010658676.5有效
发明人：单毅;董业民 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2020-07-09 - 公布日： 2023-08-01 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种基于晶闸管的静电保护单元及其并联结构，该静电保护单元包括：晶闸管及NMOS管；晶闸管包括：形成于N阱中的寄生PNP管、形成于P阱中的寄生NPN管，N阱及P阱相邻，寄生NPN管的集电极/基极形成的反向PN结为低反向击穿电压的反向PN结；寄生PNP管的发射极连接至阳极，基极通过N阱的寄生电阻连接至阳极；集电极连接至NPN管的基极，并通过P阱的寄生电阻连接至阴极；寄生NPN管的发射极连接至阴极，集电极通过N阱的寄生电阻连接至阳极；NMOS管形成于寄生NPN管一侧的P阱中，源极连接至阴极，漏极连接至阳极。本发明通过在晶闸管的寄生NPN管所在的P阱内增加NMOS管，在满足具有较低的触发电压及足够的电流能力的同时，有效解决了闩锁问题。
基于晶闸管静电保护单元及其并联结构

[发明专利]高速小信号放大电路-CN202210061728.X在审
发明人：姜玉洁;龚正辉;陈晓杰;单毅;董业民 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2022-01-19 - 公布日： 2023-07-28 - 主分类号： H03F3/45 文献下载
摘要：本发明提供一种高速小信号放大电路，包括：差分放大模块包括至少一级依次级联的差分放大器；单端放大模块包括至少一级依次级联的单端放大器；差分放大模块对差分输入信号进行预放大；第一PMOS管的源极接电源电压，栅极接偏置电压，漏极连接第一NMOS管的漏极；第一NMOS管的栅极连接差分放大模块的输出端，源极接地；第一电容连接于第一PMOS管的漏极和单端放大模块的输入端之间；单端放大模块对第一电容输出的信号进行放大。本发明的高速小信号放大电路可将超导SFQ输出的高速小信号在极低温环境下放大至1.2V，具有将低温超导信号与后续CMOS电路进行放大连接的作用，并能实现吉赫信号的放大与传输。
高速信号放大电路

[发明专利]一种静电保护结构及静电保护电路-CN201910773021.X有效
发明人：单毅;董业民;陈晓杰 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2019-08-21 - 公布日： 2023-07-25 - 主分类号： H01L27/02 文献下载
摘要：本申请提供一种静电保护结构，包括：埋氧层、电阻和设置于埋氧层上的场效应晶体管和二极管组件，其中，场效应晶体管包括第一注入区、第一阱区、第二注入区、第二阱区和第三注入区，第一阱区与第二阱区均为低压阱区；第一阱区与第二阱区远离埋氧层的一面均设有绝缘层，第一阱区的绝缘层与第二阱区的绝缘层跨接引出栅极端，栅极端为高压栅极端；第一注入区与第三注入区跨接引出源极端，源极端接地；第二注入区引出漏极端；电阻的第一端与栅极端连接，电阻的第二端接地，二极管组件与场效应晶体管连接。基于本申请实施例，通过在场效应晶体管的栅极串接电阻，与漏极‑栅极间寄生的耦合电容形成电容耦合效应，提高场效应晶体管的导通均匀性。
一种静电保护结构电路

[发明专利]一种具有双向SCR结构的ESD保护器件-CN201910650174.5有效
发明人：周墨;董业民;单毅;张振伟 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2019-07-18 - 公布日： 2023-05-26 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及一种具有双向SCR结构的ESD保护器件，包括：第一N阱、第二N阱、P阱和多晶硅层；利用所述多晶硅层进行隔离，通过所述第一P+注入区、所述第一N阱、所述P阱和所述第二N+注入区构成SCR1通路，以及通过所述第三P+注入区、所述第二N阱、所述P阱和所述第四N+注入区构成SCR2通路，所述SCR1通路和所述SCR2通路为芯片在各个方向的脉冲均提供了保护，本发明所述保护器件实现了单器件对于输入/输出端口的双向ESD保护，减少了完整ESD保护电路所需的器件数，版图面积大大缩减，降低了相应的寄生效应，另外，对于输出信号幅度高于电源电压或低于地线电压的电路，由于存在反偏PN结，亦不会出现漏电。
一种具有双向 scr 结构 esd 保护器件

[发明专利]一种对角线型双向SCR结构的ESD保护器件-CN201910650593.9有效
发明人：周墨;董业民;单毅;张振伟 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2019-07-18 - 公布日： 2023-05-12 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及一种对角线型双向SCR结构的ESD保护器件，包括N阱和P阱，所述N阱和所述P阱相邻设置；通过所述第二P+注入区和所述第二N+注入区构成T1端口，以及所述第一P+注入区和所述第一N+注入区构成T2端口，所述第二P+注入区、所述N阱、所述P阱和所述第一N+注入区形成SCR1通路，所述第一P+注入区、所述N阱、所述P阱和所述第二N+注入区形成SCR2通路；所述SCR1和所述SCR2通路呈对角线型结构，为芯片在各个方向的脉冲均提供了保护，实现了单器件对于输入/输出端口的双向保护，减少了完整ESD保护电路所需的器件数，版图面积大大缩减，降低了相应的寄生效应，另外，对于输出信号幅度高于电源电压或低于地线电压的电路，由于存在反偏PN结，亦不会出现漏电。
一种对角线型双向 scr 结构 esd 保护器件

[发明专利]一种补偿TIADC并行采集系统时间偏移误差的方法-CN202310044449.7有效
发明人：吴旭凡;程剑平;董业民 -专利权人：上海芯炽科技集团有限公司
申请日： 2023-01-30 - 公布日： 2023-05-09 - 主分类号： H03M1/10 文献下载
摘要：本发明公开一种补偿TIADC并行采集系统时间偏移误差的方法，属于高速高精度模拟数字转换领域。该方法包括如下步骤：计算得到子通道带时间失配误差的输出；对子通道带时间失配误差的输出进行校准补偿；采用微分器进行求导，对微分器的输出进行修正。本发明主要在于补偿电路用五点数值微分公式来实现微分器，与直接FIR型滤波器来做求导相比，大量减少微分器所需要的面积；用微分器修正模块对微分器做一次调整以后，补偿后的信号性能明显会优于补偿后。
一种补偿 tiadc 并行采集系统时间偏移误差方法

[发明专利]一种TIADC的采样时间误差数字估计方法-CN202310016166.1有效
发明人：吴旭凡;程剑平;董业民 -专利权人：上海芯炽科技集团有限公司
申请日： 2023-01-06 - 公布日： 2023-05-09 - 主分类号： H03M1/10 文献下载
摘要：本发明公开一种TIADC的采样时间误差数字估计方法，属于电子电路领域。对于M通道TIADC，将其M个输出信号通过希尔伯特滤波器，得到变换后发生90度相移的复信号；将M通道TIADC相邻通道的输出信号相乘得到，将通过希尔伯特滤波器变换后相邻通道的信号相乘得到，；将和相加，并通过三角和差公式得到，对其通过滑动平均器进行滑动平均后得到；通过反余弦函数得到相邻通道采样时间误差的差值；假设采样时间误差之和为0，并联立解出采样时间误差的数值。本发明适用于任意通道数的TIADC。在硬件实现时可以复用加法器和乘法器以减少硬件资源的消耗，因此本发明所消耗的硬件资源较少。
一种 tiadc 采样时间误差数字估计方法

[发明专利]一种热辅助型磁性器件、存算一体阵列以及运算方法-CN202211554183.2在审
发明人：郎莉莉;董业民;陈晓杰 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2022-12-06 - 公布日： 2023-04-25 - 主分类号： H10N59/00 文献下载
摘要：本发明涉及一种热辅助型磁性器件、存算一体阵列以及运算方法，其中，热辅助型磁性器件包括磁性器件和产热部件；所述产热部件环绕于所述磁性器件，且设置在靠近磁形器件的自由层且远离参考层的平面上；当磁性器件通入极性与磁性器件初始阻态匹配的写入电流且产热部件同时通电时，才能完成信息写入；产热部件通电后能够使自由层的磁矩更容易翻转，但不足以影响参考层的磁矩状态，同时产热部件产生的磁场不影响自由层和参考层磁矩翻转。本发明能够在同一电路架构下实现信息低功耗非易失性存储和多种高速逻辑计算，降低芯片功耗和成本，提高整体计算能力。
一种辅助磁性器件一体阵列以及运算方法

[发明专利]一种基于自相关的时钟失配估计算法-CN202211683682.1在审
发明人：吴旭凡;程剑平;董业民 -专利权人：上海芯炽科技集团有限公司
申请日： 2022-12-27 - 公布日： 2023-04-07 - 主分类号： H03M1/12 文献下载
摘要：本发明公开一种基于自相关的时钟失配估计算法，属于数模电路转换领域。在M通道的TIADC中，计算出相邻两通道之间乘积的期望；通过相应的公式变换得到其他通道相对于第一通道的时间误差；将得到的时钟误差送入一个迭代方程来逼近真实的误差，并使用一个变步长的算法来加速迭代的过程；将经过迭代的时间误差送入校准模块中进行通道的校准操作；用校准完成后的数据继续计算相邻两通道之间乘积的期望。本发明通过变步长LMS算法来提高所估计的时钟误差的收敛速度，迭代步长能随着迭代次数的增加而逐渐减少，通过设置初值和最小值确保算法稳定收敛，既能使估计量快速收敛，也能保证估计量的精确性高。
一种基于相关时钟失配估计算法

[发明专利]基于FIB设备定制AFM探针的方法及原子力显微镜-CN202111172714.7有效
发明人： 董业民;胡康康;黄亚敏;王刘勇 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2021-10-08 - 公布日： 2023-04-07 - 主分类号： G01Q60/24 文献下载
摘要：本发明提供一种基于FIB设备定制AFM探针的方法及原子力显微镜。方法包括步骤：提供FIB设备，将针尖基底和悬臂梁基底固定于样品台上并置于FIB设备的工艺腔室内；利用聚焦离子束刻蚀从针尖基底上切取所需长度的针梢，且利用聚焦离子束刻蚀在悬臂梁基底的一端刻蚀出安装面；将针梢的一端放置于安装面上，并利用聚焦离子束沉积将针梢的一端和安装面相固定；利用聚焦离子束刻蚀对针梢进行轰击削尖，以将针梢加工成所需尺寸的针尖而得到所需的AFM探针。本发明利用FIB技术提供了一种针尖高度和曲率半径可控的AFM探针的制备方法，探针制备的灵活性大大提高，可用于定制各种特殊参数的AFM探针以满足不同的检测需求，有助于提高制备良率和降低制备成本。
基于 fib 设备定制 afm 探针方法原子显微镜

[发明专利]异步时钟ADC电路的亚稳态的检测消除电路-CN201910558207.3有效
发明人：张振伟;董业民;单毅 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2019-06-25 - 公布日： 2023-04-07 - 主分类号： H03M1/10 文献下载
摘要：本发明涉及一种异步时钟ADC电路的亚稳态的检测消除电路，包括：异步时钟生成电路，用于根据所述异步时钟ADC电路的比较器的输出和反向输出生成一异步时钟信号，作为所述异步时钟ADC电路的比较器的时钟信号输入至所述异步时钟ADC电路的比较器的时钟信号输入端；亚稳态标志信号生成电路，输出端连接至所述异步时钟生成电路，用于向所述异步时钟生成电路输出由所述异步时钟信号确定的亚稳态标志信号，使在所述异步时钟信号异常时，输出至所述异步时钟生成电路的亚稳态标志信号使得所述异步时钟生成电路输出的时钟信号恒为零，比较器复位。
异步时钟 adc 电路亚稳态检测消除

[发明专利]同步时钟ADC电路的亚稳态的检测消除电路-CN201910558206.9有效
发明人：张振伟;董业民;单毅 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2019-06-25 - 公布日： 2023-03-31 - 主分类号： H03M1/10 文献下载
摘要：本发明涉及一种同步时钟ADC电路的亚稳态的检测消除电路，包括：亚稳态标志信号生成电路，用于连接至所述同步时钟ADC电路的比较器的输出端，根据所述比较器的输出和反向输出生成亚稳态标志信号，以控制同步时钟信号的生成，所述同步时钟信号用于供给所述比较器，给所述比较器提供比较时钟；同步时钟信号生成电路，连接至所述亚稳态标志信号生成电路的输出端，用于根据所述亚稳态标志信号生成同步时钟信号，所述同步时钟信号生成电路还连接至所述比较器，将生成的同步时钟信号供给所述比较器，且所述比较器处于亚稳态时，所述同步时钟信号为低电平。
同步时钟 adc 电路亚稳态检测消除

[发明专利]逐步逼近型模数转换装置的电容阵列校准方法和装置-CN201910687426.1有效
发明人：张振伟;邱雷;董业民;单毅 -专利权人：中国科学院上海微系统与信息技术研究所
申请日： 2019-07-26 - 公布日： 2023-03-24 - 主分类号： H03M1/10 文献下载
摘要：本发明涉及一种逐步逼近型模数转换装置的电容阵列校准方法和装置，其中电容阵列校准方法包括以下步骤：比较第一电容与第二电容，并输出比较值，第一电容为电容阵列中的被校准电容，第二电容的容值等于第一电容的容值的理想值；第一电容大于第二电容时，比较值为低电平，增大第二电容的值，对第二电容的容值进行补偿，并在补偿后再次比较第一电容与第二电容，直至比较值发生变化；第一电容小于第二电容时，比较值为高电平，增大第一电容的值，对第一电容的容值进行补偿，并在补偿后再次比较第一电容与第二电容，直至比较值发生变化；根据停止补偿时第一电容或第二电容的容值的变化量，判断第一电容是否失配，并确定第一电容的实际值。
逐步逼近型模数转换装置电容阵列校准方法

[发明专利]一种自举开关结构-CN202211398043.0在审
发明人：吴旭凡;程剑平;董业民 -专利权人：上海芯炽集成电路技术有限公司
申请日： 2022-11-09 - 公布日： 2023-01-31 - 主分类号： H03K17/30 文献下载
摘要：本发明公开一种自举开关结构，属于集成电路领域，包括电流源I0和I1、阻性器件M1、M2和NMOS管MSW；其中，电流源I0和I1的输入端均连接电源电压VCC，电流源I1的输出端同时连接阻性器件M1的一端和NMOS管MSW的栅端，电流源I0的输出端同时连接阻性器件M0的一端和NMOS管MSW的源端；阻性器件M1的另一端接时钟信号VSW；阻性器件M0的另一端接地；NMOS管MSW的漏端为输出端D。本发明结构简单实用，易于调节所保护节点的电压，适用范围广。相比于单独MOS管开关和CMOS开关，通过自举的方式，使得NMOS管MSW的栅源电压VGS维持在VDD，从而导通电阻仅与时钟信号的最大值VDD有关，与输入信号大小无关，因此该结构具有更高线性度。
一种开关结构

[发明专利]一种带边沿检测的低延迟异步时钟分频电路-CN202211140479.X有效
发明人：吴旭凡;董业民;张振伟 -专利权人：上海芯炽科技集团有限公司
申请日： 2022-09-20 - 公布日： 2022-12-06 - 主分类号： H03K21/40 文献下载
摘要：本发明公开一种带边沿检测的低延迟异步时钟分频电路，属于电子电路领域。在分频电路的基础上进行设计，对复位信号进行同步处理，能够显著降低分频电路中亚稳态情况产生的概率，避免信号传输中的毛刺和不稳定现象；并通过适当的逻辑电路产生各个触发器的复位信号，对整体分频电路的时序进行合理控制，该结构能够有效地提高系统的稳定性和可靠性。本发明相较于传统的双触发器同步电路具有更低的延迟时间。经分析，传统电路结构的延迟时间至少2个时钟周期。该电路同时在时钟的上升沿和下降沿做同步检测，能够实现延迟时间最大不超过1个时钟周期。
一种边沿检测延迟异步时钟分频电路

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