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[发明专利]一种组合逻辑环路的自动拆除方法-CN201911092917.8有效
发明人：姜寒冰;王小龑 -专利权人：杭州起盈科技有限公司
申请日： 2019-11-11 - 公布日： 2023-09-22 - 主分类号： G06F30/327 文献下载
摘要：本发明公开了一种组合逻辑环路的自动拆除方法，包括以下步骤：S10，采用递归方式，搜索网表中的组合逻辑环路；S20，针对已搜索到的组合逻辑环路中的一个组合逻辑门，生成其输入组合逻辑锥；S30，由输出向输入方向，遍历生成的输入组合逻辑锥，基于锥内每个组合逻辑门的自身逻辑特性，生成组合逻辑锥输出与输入之间关系的逻辑表达式；S40，对逻辑表达式进行卡诺化简；S50，对组合逻辑环路中的每一个组合逻辑门，重复S20‑40直至拆除组合逻辑环路。本发明对数字电路网表进行分析，自动查找数字电路网表中存在的组合逻辑环路，并通过自动逻辑分析删除无效的器件或输入。
一种组合逻辑环路自动拆除方法

[发明专利]一种程序化分析集成电路线路结构的方法-CN201910017585.0有效
发明人： 王小龑 -专利权人：杭州起盈科技有限公司
申请日： 2019-01-09 - 公布日： 2023-09-15 - 主分类号： G06F30/398 文献下载
摘要：本发明公开了一种程序化分析集成电路结构的方法，包括以下步骤：根据待整理的电路网表，通过程序分析得到电路结构的统计特征信息；确定一个起始器件集合，所述起始器件集合是电路分析人员根据电路结构特征，从原始网表中得到的属于同一个子电路模块的器件；把所述起始器件集合作为一个起始电路子模块看待，得到起始子模块的输入端信号集合和起始子模块输出端信号集合；对起始子模块的输入端信号集合中的每个信号进行循环分析，将针对每次分析得到的器件求并集，得到属于同一个子电路模块的所有器件。
一种程序化分析集成电路线路结构方法

[发明专利]一种将电路图用高级硬件描述语言重构的自动化方法-CN201910903170.3有效
发明人： 王小龑 -专利权人：杭州起盈科技有限公司
申请日： 2019-09-24 - 公布日： 2023-08-29 - 主分类号： G06F30/323 文献下载
摘要：本发明公开了一种将电路图用高级硬件描述语言重构的自动化方法，包括以下步骤：建立所有电路基本单元的单元库，该单元库用高级硬件语言描述电路中所有基本单元的逻辑表达式，包含基本单元的名称和基本单元对应的逻辑表达式；在需要被转换的网表形式的电路模块中，找到所有的触发器和模块输出端定义为出发信号，对出发信号进行递归搜索，重建出发信号的高级语言的逻辑表达式，该表达式的左侧是出发信号，右侧是以触发器输出或模块输入信号作为变量的布尔表达式；对布尔表达式进行化简。本发明把图形表达的数字电路图高效转换为可读性高的高级硬件语言描述的等价形式，并且进行了逻辑化简，大大减轻分析数字电路的工作量和难度。
一种电路图高级硬件描述语言自动化方法

[发明专利]一种集成电路信号时间信息的测量电路及方法-CN202110066073.0有效
发明人： 王小龑 -专利权人：杭州起盈科技有限公司
申请日： 2021-01-18 - 公布日： 2023-05-23 - 主分类号： G01R31/28 文献下载
摘要：本发明公开了一种集成电路信号时间信息的测量电路及方法，电路中待测信号输入每个D触发器的D端和计数器，时钟信号输入每个D触发器的CK端和计数器，其中，待测信号同时输入每个D触发器的D端和计数器，时钟信号到达每个D触发器的CK端的时间依次增加Tclk/N，或时钟信号同时输入每个D触发器的CK端和计数器，待测信号到达每个D触发器的D端的时间依次增加Tclk/N，在跳变时刻所处时钟信号周期的末端时刻，对每个D触发器的输出Q端进行快照捕捉后，计算得到待测信号的信号转变过程长度。本发明对信号到达时间或脉宽进行更高精度的测量，且电路结构简单，易于在通用集成电路制造工艺上实现。
一种集成电路信号时间信息测量电路方法

[发明专利]一种数字集成电路的智能模块分析方法-CN201911239949.6有效
发明人：姜寒冰;王小龑 -专利权人：杭州起盈科技有限公司
申请日： 2019-12-06 - 公布日： 2022-06-03 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种数字集成电路的智能模块分析方法，包括以下步骤：S10，原始网表的初步整理；S20，对于模块，计算模块之间的相关系数：遍历当前所有的模块，依次选择一个模块M，计算它与其它各个模块的相关系数；S30，选择一个模块，查找其最大匹配项是否满足合并条件；S40，是，则合并模块；S50，否，则判断是否为最后一个模块；S60，是最后一个模块，则判断是否满足预设整理要求，是，则结束；否，则返回S20；不是最后一个模块，则返回S30。本发明对数字电路网表的进行分析，通过分析网表中器件之间的相互关系，智能地将器件整理到不同的模块中去，可以极大的提高数字电路网表的分析整理效率。
一种数字集成电路智能模块分析方法

[发明专利]一种低倍频采集数据的装置及方法-CN202011534716.1在审
发明人： 王小龑;周娇;任志强 -专利权人：杭州起盈科技有限公司
申请日： 2020-12-23 - 公布日： 2021-08-03 - 主分类号： G06F1/10 文献下载
摘要：本发明公开了一种低倍频采集数据的装置及方法，装置包括时钟升频模块、时钟分频模块、数据同步模块和数据采集模块，其中，时钟升频模块对输入的系统时钟信号进行升频，升频后的信号发送至时钟分频模块和数据同步模块；时钟分频模块对升频后的信号进行分频，分频后输出给数据采集模块；数据同步模块的输入为外界的输入数据，输出同步标志给时钟分频模块进行自校准，数据同步模块还输出同步数据及同步标志给数据采集模块；数据采集模块包括采集器和计数器，数据采集模块在收到同步标志后，产生采集标志，代表采集有效，然后计数器开始计数。本发明高效低成本还原原始数据，保证后续芯片正常工作。
一种倍频采集数据装置方法

[发明专利]一种采用32位LFSR生成流密码的存储器及读取方法-CN202011538993.X在审
发明人： 王小龑;姜寒冰;李凯 -专利权人：杭州起盈科技有限公司
申请日： 2020-12-23 - 公布日： 2021-08-03 - 主分类号： H04L9/06 文献下载
摘要：本发明公开了一种采用32位LFSR生成流密码的存储器及读取方法，包括32位LFSR、随机数发生器、异或电路和24系列存储单元，32位LFSR、随机数发生器和24系列存储单元均与异或电路连接，随机数发生器还与32位LFSR和24系列存储单元连接，32位LFSR还与24系列存储单元连接，其中，32位LFSR包括32个寄存器D0‑D31，其中寄存器D0‑D23的初始值由主机端发送24位数据来配置，寄存器D24‑D31的初始值由所述随机数发生器产生8位数据来配置，随机数发生器产生的8位数据还发送给主机端，寄存器D24‑D31为输出的8位密钥。本发明提出一种流密码进行通讯加密的采用I2C协议的非易失性存储器，其能确保存储器内部的数据不易被非法读取，或者与主机端交互过程中被侦听后不易被分析出正确的数据。
一种采用 32 lfsr 生成密码存储器读取方法

[实用新型]一种低倍频采集数据的装置-CN202023133673.4有效
发明人： 王小龑;周娇;任志强 -专利权人：杭州起盈科技有限公司
申请日： 2020-12-23 - 公布日： 2021-07-16 - 主分类号： G06F1/10 文献下载
摘要：本实用新型公开了一种低倍频采集数据的装置，装置包括时钟升频模块、时钟分频模块、数据同步模块和数据采集模块，其中，时钟升频模块对输入的系统时钟信号进行升频，升频后的信号发送至时钟分频模块和数据同步模块；时钟分频模块对升频后的信号进行分频，分频后输出给数据采集模块；数据同步模块的输入为外界的输入数据，输出同步标志给时钟分频模块进行自校准，数据同步模块还输出同步数据及同步标志给数据采集模块；数据采集模块包括采集器和计数器，数据采集模块在收到同步标志后，产生采集标志，代表采集有效，然后计数器开始计数。本实用新型高效低成本还原原始数据，保证后续芯片正常工作。
一种倍频采集数据装置

[实用新型]一种采用32位LFSR生成流密码的存储器-CN202023138990.5有效
发明人： 王小龑;姜寒冰;李凯 -专利权人：杭州起盈科技有限公司
申请日： 2020-12-23 - 公布日： 2021-07-16 - 主分类号： H04L9/06 文献下载
摘要：本实用新型公开了一种采用32位LFSR生成流密码的存储器，包括32位LFSR、随机数发生器、异或电路和24系列存储单元，32位LFSR、随机数发生器和24系列存储单元均与异或电路连接，随机数发生器还与32位LFSR和24系列存储单元连接，32位LFSR还与24系列存储单元连接，其中，32位LFSR包括32个寄存器D0‑D31，其中寄存器D0‑D23的初始值由主机端发送24位数据来配置，寄存器D24‑D31的初始值由所述随机数发生器产生8位数据来配置，随机数发生器产生的8位数据还发送给主机端，寄存器D24‑D31为输出的8位密钥。本实用新型提出一种流密码进行通讯加密的采用I2C协议的非易失性存储器，其能确保存储器内部的数据不易被非法读取，或者与主机端交互过程中被侦听后不易被分析出正确的数据。
一种采用 32 lfsr 生成密码存储器

[实用新型]一种新型组合逻辑环路分析装置-CN201921930523.0有效
发明人：姜寒冰;王小龑 -专利权人：杭州起盈科技有限公司
申请日： 2019-11-11 - 公布日： 2020-05-22 - 主分类号： G05B19/042 文献下载
摘要：本实用新型公开了一种新型组合逻辑环路分析装置，包括电源为MCU主控器、逻辑分析器、显示器和通讯接口提供电能；逻辑分析器与MCU主控器相连接，对包含组合逻辑电路的网表进行逻辑分析和结果存储，从MCU主控器接受控制信号，并把详细的分析结果经MCU主控器上传给PC端；显示器的输入端与所述MCU主控器的输出端相连接，显示逻辑分析进度，并在分析完成后给出简要结果；输入模块与所述MCU主控器的输入出端相连接，控制切换当前分析的组合逻辑环路；通讯接口将PC端和MCU主控器进行连接，提供数据交互通道；PC端实时接收逻辑分析器输出的数据，并配合逻辑分析器进行组合逻辑环路的分析。本实用新型能够自动分析组合逻辑环路，可靠高效。
一种新型组合逻辑环路分析装置

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