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[发明专利]固体摄像装置及照相机系统-CN201880085554.2有效
发明人：宿利章二;柳泽一正;竹田敏文;奥山幸祐;谷口泰弘 -专利权人：株式会社芙洛提亚
申请日： 2018-12-26 - 公布日： 2023-04-18 - 主分类号： H04N25/772 文献下载
摘要：本发明的目的在于提供一种不使用记录介质就能够记录静止图像的固体摄像装置及照相机系统。在图像传感器的像素P设置有光电二极管(35)、传输晶体管(36)、复位晶体管(37)和放大晶体管(38)，以及具有选择晶体管功能的存储元件(39)。存储元件(39)中，与漏极侧选择晶体管(DST)和源极侧选择晶体管(SST)一体地形成有存储晶体管(MT)。存储晶体管(MT)通过将写入电压作为栅极电压施加到存储栅电极(41)，从而将与光电二极管(35)的受光量对应的量的电荷蓄积在电荷蓄积层(42)中。
固体摄像装置照相机系统

[发明专利]积和运算装置-CN201980020129.X有效
发明人：柳泽一正;林伴一;野田敏史;谷口泰弘;奥山幸祐 -专利权人：株式会社芙洛提亚
申请日： 2019-07-25 - 公布日： 2022-06-17 - 主分类号： G06G7/60 文献下载
摘要：本发明提供一种积和运算装置，即使采用检测流过输出线的电流的大小的预充电方式，也能够充分地抑制潜电流。在突触运算部中，存储突触耦合负载的多个存储单元(17)排列成矩阵状。在各列的存储单元(17)上连接有输出线(MAL)，在各行的存储单元(17)上连接有输入线(DL1、DL2…)。存储单元(17)的输出线(MAL)被预充电，通过各存储单元(17)流过与突触耦合负载对应的单元电流而放电，电位下降。存储单元(17)由存储晶体管(MT)、漏极侧晶体管(DT)和源极侧晶体管(ST)串联连接的存储元件(21)构成，连接在输入线(DL1、DL2…)和输出线(MAL)之间。存储晶体管(MT)以电荷蓄积层(24)的电荷量存储突触耦合负载。
运算装置

[发明专利]非易失性半导体存储装置-CN201680036107.9有效
发明人：大和田福夫;川嶋泰彦;吉田信司;谷口泰弘;樱井良多郎;品川裕;葛西秀男;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-09-26 - 公布日： 2021-12-03 - 主分类号： H01L27/1157 文献下载
摘要：本发明提供一种非易失性半导体存储装置，与现有技术相比，该装置可以减少数据读取动作时由电压变动导致的读取误动作，进而可以降低由电压变动导致的功耗增加。在该非易失性半导体存储装置(1)中，当发生制造不良时，与如现有的施加不同电压值的可能性较高的不同种类的漏极侧选择栅极和源极侧选择栅极连接而导致整个非易失性半导体存储装置中产生电压变动的情况相比，可以减少数据读取动作时由电压变动导致的读取误动作，进而可以降低由意外电压变动导致的功耗增加。
非易失性半导体存储装置

[发明专利]存储器单元、非易失性半导体存储装置及非易失性半导体存储装置的制造方法-CN202110561992.5在审
发明人：冈田大介;柳泽一正;大和田福夫;吉田省史;川嶋泰彦;吉田信司;谷口泰弘;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-12-07 - 公布日： 2021-08-27 - 主分类号： H01L27/11521 文献下载
摘要：本发明所涉及的存储器单元(MC)中，即使提高鳍部(S2)内的杂质浓度来在鳍部(S2)表面使漏极区域(12a)和源极区域(12b)靠近以实现小型化，通过选定鳍部(S2)的形状，从而也能够使存储器栅极(MG)与鳍部(S2)之间的电位差变小，抑制干扰的发生，由此，存储器单元(MC)能够实现小型化的同时，抑制干扰的发生。
存储器单元非易失性半导体存储装置制造方法

[发明专利]半导体集成电路装置的制造方法及半导体集成电路装置-CN201680046674.2有效
发明人：大和田福夫;谷口泰弘;川嶋泰彦;吉田信司;葛西秀男;樱井良多郎;品川裕;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-07-26 - 公布日： 2021-08-06 - 主分类号： H01L21/336 文献下载
摘要：本发明提供半导体集成电路装置的制造方法及半导体集成电路装置，在制造过程中，在形成可独立控制的第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)时，无需在专用于只加工现有的存储器电路区域的专用光掩膜工序外，额外增加用于电性分离第一选择栅极(G2a、G2b)和第二选择栅极(G3a、G3b)的专用光掩膜工序，相应地能够降低制造成本。
半导体集成电路装置制造方法

[发明专利]非易失性半导体存储装置-CN201680037500.X有效
发明人：大和田福夫;川嶋泰彦;吉田信司;谷口泰弘;樱井良多郎;品川裕;葛西秀男;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-10-17 - 公布日： 2021-06-25 - 主分类号： H01L27/11519 文献下载
摘要：在存储器单元形成部(3a)中，沿着延设电极部(15a、(15b))的侧壁设置可阻断源极侧选择栅极(SG)和漏极侧选择栅极(DG)之间的四个电阻断部(13a、13b、13d、13c(13e、13f、13h、13g))，与现有技术相比，增加了阻断源极侧选择栅极(SG)和漏极侧选择栅极(DG)之间的部位，因此相应地与现有技术相比，能够防止数据读取动作时因电压变动而产生的读取误动作。
非易失性半导体存储装置

[发明专利]存储器单元、非易失性半导体存储装置及非易失性半导体存储装置的制造方法-CN201680029797.5有效
发明人：冈田大介;柳泽一正;大和田福夫;吉田省史;川嶋泰彦;吉田信司;谷口泰弘;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-12-07 - 公布日： 2021-06-08 - 主分类号： H01L21/336 文献下载
摘要：本发明所涉及的存储器单元(MC)中，即使提高鳍部(S2)内的杂质浓度来在鳍部(S2)表面使漏极区域(12a)和源极区域(12b)靠近以实现小型化，通过选定鳍部(S2)的形状，从而也能够使存储器栅极(MG)与鳍部(S2)之间的电位差变小，抑制干扰的发生，由此，存储器单元(MC)能够实现小型化的同时，抑制干扰的发生。
存储器单元非易失性半导体存储装置制造方法

[发明专利]反熔丝存储器及半导体存储装置-CN201580054930.8有效
发明人：谷口泰弘;葛西秀男;川嶋泰彦;樱井良多郎;品川裕;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2015-10-09 - 公布日： 2021-02-26 - 主分类号： H01L27/10 文献下载
摘要：本发明提供一种反熔丝存储器及半导体存储装置，其中，反熔丝存储器(2b)中未使用如现有技术的控制电路，而设置有半导体接合结构的整流元件(3)，通过存储器栅极(G)和字线(WL1)的电压值，使从存储器栅极(G)向字线(WL1)施加电压成为反向偏置电压，通过该整流元件(3)能够阻断从存储器栅极(G)向字线(WL1)的电压施加，因此，不需要如现有技术的用来选择性地向存储器电容施加电压的开关晶体管，或用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。
反熔丝存储器半导体存储装置

[发明专利]反熔丝存储器-CN202010893535.1在审
发明人：葛西秀男;谷口泰弘;川嶋泰彦;樱井良多郎;品川裕;户谷达郎;山口贵德;大和田福夫;吉田信司;畑田辉男;野田敏史;加藤贵文;村谷哲也;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-02-19 - 公布日： 2020-11-24 - 主分类号： H01L27/112 文献下载
摘要：本发明的一种反熔丝存储器(42)，其特征在于，包括：存储器电容(44)，包括存储器栅极(G)和扩散区域，所述存储器栅极的一部分与活性区域相对配置，在所述存储器栅极与所述活性区域的相对区域形成有存储器栅绝缘膜(6)；N型MOS晶体管，包括整流元件栅极(G1)、源区域和漏区域，其中，所述扩散区域与位线(BL)连接，所述存储器栅极与所述源区域连接，所述整流元件栅极和所述漏区域与字线(WL)连接。
反熔丝存储器

[发明专利]半导体存储装置-CN201680008338.9有效
发明人：葛西秀男;谷口泰弘;川嶋泰彦;樱井良多郎;品川裕;户谷达郎;山口贵德;大和田福夫;吉田信司;畑田辉男;野田敏史;加藤贵文;村谷哲也;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-02-19 - 公布日： 2020-09-25 - 主分类号： H01L27/10 文献下载
摘要：本发明的半导体存储装置(1)中，不使用如现有的控制电路，可通过施加到存储器电容(4)的存储器栅极(G)和字线的电压值，通过整流元件(3)阻断从存储器栅极(G)施加到字线的电压，因此不需要如现有的开关晶体管或者用于使开关晶体管进行导通和截止动作的开关控制电路，从而相应地能够实现小型化。另外，在半导体存储装置(1)中，通过彼此相邻的四个反熔丝存储器(2a6，2a7，2a10，2a11)共用一个位线连接器(BC15)，且例如彼此相邻的四个反熔丝存储器(2a3，2a4，2a7，2a8)共用一个字线连接器(WC12)，由此与每个反熔丝存储器上设置位线连接器和字线连接器的情况相比，能够实现整体装置的小型化。
半导体存储装置

[发明专利]存储器单元及非易失性半导体存储装置-CN201580054928.0有效
发明人：品川裕;谷口泰弘;葛西秀男;樱井良多郎;川嶋泰彦;户谷达郎;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2015-10-06 - 公布日： 2020-09-08 - 主分类号： H01L21/336 文献下载
摘要：本发明不会受到通过量子隧道效应向电荷存储层(EL)注入电荷所需的电荷存储栅电压的限制，可将位线(BL1)和源线(SL)的电压值降低至通过第一选择栅构造体(5)和第二选择栅构造体(6)阻断位线(BL1)与沟道层(CH)的电连接和源线(SL)与沟道层(CH)的电连接所需的电压值，因此，相应于这些位线(BL1)和源线(SL)的电压降低，能够使第一选择栅构造体(5)的第一选择栅绝缘膜(30)和第二选择栅构造体(6)的第二选择栅绝缘膜(33)的各膜厚度变薄，相应地能够实现高速动作，且，相应于在位线(BL1)和源线(SL)中的电压降低，在控制存储器单元的周边电路中也能够使电场效应晶体管的栅绝缘膜的膜厚度变薄，相应地能够缩小周边电路的面积。
存储器单元非易失性半导体存储装置

[发明专利]存储器单元、半导体集成电路装置及半导体集成电路装置的制造方法-CN201680023931.0有效
发明人：大和田福夫;川嶋泰彦;吉田信司;谷口泰弘;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-04-26 - 公布日： 2019-07-09 - 主分类号： H01L21/336 文献下载
摘要：本发明提供半导体集成电路装置及半导体集成电路装置的制造方法中，其中，将第一选择栅极(DG)和第二选择栅极(SG)沿着存储器栅极构造体(4)的侧壁以侧墙状形成，因此存储器栅极构造体(4)不会搭乘在第一选择栅极(DG)和第二选择栅极(SG)上，从而能够使存储器栅极构造体(4)、第一选择栅极构造体(5)及第二选择栅极构造体(6)的高度一致，相应地与现有技术相比能够实现小型化，另外，能够使第一选择栅极(DG)上的硅化物层(S1)、第二选择栅极(SG)上的硅化物层(S2)从储存器栅极(MG)疏远相当于盖膜(CP1)的膜厚度，因此相对于存储器栅极(MG)，第一选择栅极(DG)上和第二选择栅极(SG)上的硅化物层(S1、S2)难以接触，相应地能够防止存储器栅极(MG)的短路不良。
存储器单元半导体集成电路装置制造方法

[发明专利]非易失性SRAM存储器单元及非易失性半导体存储装置-CN201680017100.2有效
发明人：品川裕;谷口泰弘;葛西秀男;樱井良多郎;川嶋泰彦;户谷达郎;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-03-18 - 公布日： 2019-04-12 - 主分类号： H01L27/11 文献下载
摘要：本发明提供非易失性SRAM存储器单元及非易失性半导体存储装置，在非易失性半导体存储装置(1)中，能够降低将SRAM数据写入非易失存储器部(16)的程序动作所需电压，因此能够将构成与所述非易失存储器部(16)连接的SRAM(15)的第一存取晶体管(21a)、第二存取晶体管(21b)、第一负载晶体管(22a)、第二负载晶体管(22b)、第一驱动晶体管(23a)、第二驱动晶体管(23b)的各栅极绝缘膜的膜厚形成为4nm以下，相应地能够使SRAM(15)通过低电源电压高速动作，由此，能够将SRAM(15)的SRAM数据写入非易失存储器部(16)，且能够实现在所述SRAM(15)的高速动作。
非易失性 sram 存储器单元半导体存储装置

[发明专利]存储器单元及非易失性半导体存储装置-CN201680025435.9有效
发明人：谷口泰弘;大和田福夫;川嶋泰彦;吉田信司;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-05-27 - 公布日： 2019-02-19 - 主分类号： H01L27/11521 文献下载
摘要：在本发明提供存储器单元及非易失性半导体存储装置，其中，通过以隔开存储器栅极(MG)与第一选择栅极(DG)之间、存储器栅极(MG)与第二选择栅极(SG)之间的方式在一侧壁隔板(28a)内和另一侧壁隔板(28b)内分别形成氮化侧壁层(32a、32b)，由此与将一侧壁隔板(28a)和另一侧壁隔板(28b)单纯地以绝缘性氧化膜形成的现有技术相比，能够提高存储器栅极(MG)周边的破坏耐压，另外，通过使氮化侧壁层(32a、32b)相比于电荷存储层(EC)更远离存储器阱(MW)，由此在从存储器阱(MW)向电荷存储层(EC)注入电荷时，使电荷难以向氮化侧壁层(32a、32b)注入，能够防止因电荷存储在除电荷存储层(EC)以外的地方所引起的动作不良。
存储器单元非易失性半导体存储装置

[发明专利]半导体装置及其制造方法-CN201580054929.5有效
发明人：谷口泰弘;川嶋泰彦;葛西秀男;樱井良多郎;品川裕;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2015-10-06 - 公布日： 2019-02-15 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及半导体装置及其制造方法，在半导体装置(1)中，以从与存储器栅构造体(4a)相同结构构成的接触器设置构造体(10a)的顶部跨至第一选择栅极(G2a)的方式设置了接触器(C5a)，因此，不存在如现有的升起到存储器栅构造体(110)顶部的升起部(102b)(图13)，相应地可缩短离上层的配线层的距离，能够降低长径比，从而能够防止接触器的阻抗增大。而且，由于不存在如现有的升起到存储器栅构造体(110)顶部的升起部(102b)，相应地还能够使接触器设置构造体(10a)和上层的配线层离远，因此能够防止与上层的配线层的接触不良。
半导体装置及其制造方法

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