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[发明专利]半导体存储装置及存储器系统-CN201610580129.3有效
发明人：本间充祥 -专利权人： 东芝存储器株式会社
申请日： 2016-07-21 - 公布日： 2020-11-10 - 主分类号： G11C16/08 文献下载
摘要：本发明的实施方式提供一种能够使动作高速化的半导体存储装置及存储器系统。实施方式的半导体存储装置(10)具备：第1存储器单元，能够存储n比特的数据；第2存储器单元，能够存储m比特(m＞n)的数据；以及读出放大器(12)，对第1及第2存储器单元进行数据的读取及写入。在半导体存储装置(10)从控制器(20)接收到第1命令时，读出放大器(12)将第1数据写入至第1存储器单元。然后，读出放大器(12)在写入后从第1存储器单元读取第1数据，将第1数据与所读取出的第1数据进行比较。在半导体存储装置(10)从控制器(20)接收到第2命令的情况下，读出放大器(12)将从第1存储器单元读取的第1数据或从控制器(20)接收的第2数据写入至第2存储器单元。
半导体存储装置存储器系统

[发明专利]半导体存储装置及其制造方法-CN201710017738.2有效
发明人：德平弘毅;金村贵永;近藤重雄;宝玉充 -专利权人： 东芝存储器株式会社
申请日： 2017-01-11 - 公布日： 2020-11-10 - 主分类号： H01L27/11563 文献下载
摘要：本发明涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置包含第1积层体、第2积层体、中间导电层、中间绝缘层、半导体柱、电荷储存膜及绝缘膜。所述半导体柱包含第1部分、第2部分、及第3部分。所述电荷储存部包含第1电荷储存部、及第2电荷储存部。所述电荷储存部包含选自由氮、铪、及铝所组成的群中的至少1种第1元素。所述绝缘膜设置在所述中间导电层与所述第1部分之间的至少一部分。所述绝缘膜不包含所述第1元素或所述第1元素的浓度低于所述电荷储存膜的第1元素的浓度。
半导体存储装置及其制造方法

[发明专利]半导体存储器-CN201580077508.4有效
发明人：坂本渉;加藤竜也;渡边优太;関根克行;岩本敏幸;荒井史隆 -专利权人： 东芝存储器株式会社
申请日： 2015-03-09 - 公布日： 2020-11-10 - 主分类号： H01L27/11556 文献下载
摘要：本发明实施方式的半导体存储器具备：第1及第2半导体柱，在第1方向延伸，并且沿着相对于所述第1方向交叉的第2方向排列；第1及第2配线，设置在所述第1半导体柱与所述第2半导体柱之间，并且在相对于所述第1方向及所述第2方向这两者交叉的第3方向延伸；第1电极，设置在所述第1半导体柱与所述第1配线之间；第2电极，设置在所述第2半导体柱与所述第2配线之间；第3及第4配线，在所述第2方向延伸，并且分别通过所述第1半导体柱的正上方区域及第2半导体柱的正上方区域这两者；第1接触件，相接于所述第1半导体柱，并且连接在所述第3配线；以及第2接触件，相接于所述第2半导体柱，并且连接在所述第4配线。
半导体存储器

[发明专利]半导体存储装置及其制造方法-CN201610581586.4有效
发明人：马场康幸 -专利权人： 东芝存储器株式会社
申请日： 2016-07-21 - 公布日： 2020-11-06 - 主分类号： H01L27/11529 文献下载
摘要：本发明的实施方式提供一种能够削减制造成本的半导体存储装置及其制造方法。实施方式的半导体存储装置具备第一串单元(SU0)、第二串单元(SU1)、多个第一配线层(WL)、第二配线层(SGD0)、第三配线层(SGD1)、第一柱(MP)、第二柱(DP)、及第一线路(DSL)。第一柱(MP)、第二柱(DP)、及第一线路(DSL)的各者包含半导体层(16)、以及依序设置在半导体层(16)的侧面的第一绝缘膜(15)、电荷蓄积层(14)、及第二绝缘膜(13)。
半导体存储装置及其制造方法

[发明专利]半导体存储装置-CN201610575979.4有效
发明人：前嶋洋 -专利权人： 东芝存储器株式会社
申请日： 2016-07-20 - 公布日： 2020-11-06 - 主分类号： H01L27/1157 文献下载
摘要：本发明的实施方式抑制非选择存储串的读取干扰。实施方式的半导体存储装置具备存储串，该存储串具有第1及第2选择晶体管以及多个存储单元。在读取动作中，对源极线施加高于接地电压的第1电压，对连接在所选择的存储串的第1及第2选择栅极线，施加将第1及第2选择晶体管设为接通状态的第2电压。在读取动作的第1期间，对连接在非选择的存储串的第1选择栅极线施加第2电压，在读取动作的继第1期间之后的第2期间，对连接在非选择的存储串的第1选择栅极线施加第3电压，该第3电压高于接地电压，并且为对第1电压加上第1选择晶体管的阈值之后的电压以下。
半导体存储装置

[发明专利]半导体存储装置-CN201610585571.5有效
发明人：前嶋洋;柴田升 -专利权人： 东芝存储器株式会社
申请日： 2016-07-22 - 公布日： 2020-11-06 - 主分类号： G11C16/08 文献下载
摘要：本发明的实施方式提供一种可提升处理能力的半导体存储装置。实施方式的半导体存储装置包含可设定为至少4个阈值电压中的任一个阈值电压的第1存储单元(MT)、第1位线(BL)、字线(WL)、及连接于第1位线(BL)的第1感应放大器(SAU)。第1感应放大器(SAU)是在对字线(WL)施加第1电压的第1验证操作中，对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第1电压高的第2电压的第2验证操作中，不对第1位线(BL)施加充电电压(VPCH)，在对字线(WL)施加比第2电压高的第3电压的第3验证操作中，对第1位线(BL)施加充电电压(VPCH)。
半导体存储装置

[发明专利]非易失性半导体存储装置及存储器系统-CN201610140470.7有效
发明人：平嶋康伯;小柳胜 -专利权人： 东芝存储器株式会社
申请日： 2016-03-11 - 公布日： 2020-10-30 - 主分类号： G11C16/10 文献下载
摘要：本发明的实施方式提供一种能提高处理能力的非易失性半导体存储装置及存储器系统。实施方式的存储器系统(1)包括第1非易失性半导体存储装置(10)与控制器(100)。第1非易失性半导体存储装置(10)包含：第1电路(60)，连接于接收第2信号REn的第1端子；及第2电路(52)，根据第1信号ODTEN而控制第1电路(60)。第2电路(52)在当切换第1信号ODTEN的逻辑电平时第2信号REn为第1逻辑(“H”)电平的情况下，将第1及第2开关元件(61)及(62)断开，且在第2信号REn为第2逻辑(“L”)电平的情况下，将第1及第2开关元件(61)及(62)接通。
非易失性半导体存储装置存储器系统

[发明专利]存储器装置-CN201610575925.8有效
发明人：桥本寿文 -专利权人： 东芝存储器株式会社
申请日： 2016-07-20 - 公布日： 2020-10-30 - 主分类号： G11C16/10 文献下载
摘要：本发明的实施方式谋求存储器装置的可靠性提高。实施方式的存储器装置包含：半导体柱，在与衬底表面垂直的方向上延伸；第1存储器单元，包含设置在第1字线与半导体柱的侧面之间的第1存储器膜；第2存储器单元，包含设置在第2字线与半导体柱的侧面之间的第2存储器膜；及控制器，控制对第1及第2存储器单元的动作。在对第1存储器单元的读出动作中，在对第1字线施加读出电压(VCGR)、且对第2字线施加非选择电压(V2a)的第1动作之后，执行第2动作，所述第2动作是以使第2字线的电位(V2b)低于半导体柱的电位(V1b)的方式，对第2字线施加第1电压。
存储器装置

[发明专利]半导体存储装置-CN201710019346.X有效
发明人：清水直树 -专利权人： 东芝存储器株式会社
申请日： 2017-01-11 - 公布日： 2020-10-27 - 主分类号： G11C7/10 文献下载
摘要：本发明涉及一种半导体存储装置。根据一个实施例，一种半导体存储装置包括存储单元和第一电路。所述第一电路被配置为基于写入命令产生写入脉冲并且根据所述写入脉冲向所述存储单元供应写入电流。当所述第一电路接收到第一写入命令时，所述第一电路产生第一写入脉冲。当所述第一电路在接收所述第一写入命令之后的第一时间内接收到第二写入命令时，所述第一电路延长所述第一写入脉冲。
半导体存储装置

[发明专利]半导体存储器装置-CN201710051698.3有效
发明人：清水直树 -专利权人： 东芝存储器株式会社
申请日： 2017-01-20 - 公布日： 2020-10-27 - 主分类号： G11C11/16 文献下载
摘要：根据一个实施例，半导体存储器装置设置有包括第一可变电阻元件的第一存储器单元和用于控制对第一存储器单元执行写入的第一电路。第一电路执行用于在第一时间将第一数据写入第一存储器单元的第一写入，确定第一写入是否失败，以及如果第一写入失败则执行用于在比第一时间更长的第二时间将第一数据写入第一存储器单元的第二写入。
半导体存储器装置

[发明专利]半导体装置的制造方法-CN201710133211.6有效
发明人：白河达彦 -专利权人： 东芝存储器株式会社
申请日： 2017-03-08 - 公布日： 2020-10-20 - 主分类号： H01L21/683 文献下载
摘要：实施方式的半导体装置的制造方法在将经薄膜化的半导体晶片从支撑基板剥离时，使半导体晶片所受的损坏减少。实施方式的半导体装置的制造方法是在线剥离结束位置(E2)，通过将爪(6A)的前端插入到支撑基板(1)与粘接层(2)之间而在支撑基板(1)设置剥离面(H1)，并且在线剥离开始位置(E1)，通过将爪(6B)的前端插入到支撑基板(1)与粘接层(2)之间而在支撑基板(1)设置剥离面(H2)，通过使剥离线(LH)沿剥离方向(DH)移动而将支撑基板(1)从半导体晶片(W)剥离。
半导体装置制造方法

[发明专利]半导体存储装置-CN201610580956.2有效
发明人：岡田信彬;久田俊记 -专利权人： 东芝存储器株式会社
申请日： 2016-07-21 - 公布日： 2020-10-16 - 主分类号： G11C16/08 文献下载
摘要：本发明的实施方式提供一种不使芯片面积变大而防止发生写入、删除不良的半导体存储装置。实施方式的半导体存储装置具备：第1区块(BLKa)，包含第1字线与第2字线；第2区块(BLKb)，包含第3字线与第4字线，且在第1方向上设置在所述第1区块的旁边；第1晶体管群(223A)，包含与所述第1字线电连接的第1晶体管以及与所述第2字线电连接的第2晶体管，且在正交于所述第1方向的第2方向上设置在所述第1与第2区块的旁边；以及第2晶体管群(223B)，包含与所述第3字线电连接的第3晶体管以及与所述第4字线电连接的第4晶体管，且在所述第2方向上设置在所述第1晶体管群的旁边。
半导体存储装置

[发明专利]半导体装置-CN201710117552.4有效
发明人：涌井太一;末松靖弘;清水有威 -专利权人： 东芝存储器株式会社
申请日： 2017-03-01 - 公布日： 2020-10-13 - 主分类号： H01L27/02 文献下载
摘要：本发明的实施方式提供一种能够提高ESD耐压的半导体装置。实施方式的半导体装置包含：第1及第2配线(22)，连接于端子(10)；第3及第4配线，连接于接地电压配线(20)；第1NMOS晶体管(12)，连接于第1配线(22)及第3配线(21a)；第2NMOS晶体管(12)，连接于第1配线(22)及第4配线(21b)；及第3NMOS晶体管(12)，连接于第2配线(22)及第4配线(21b)。从第1配线(22)经由第1NMOS晶体管(12)及第3配线(21a)到达接地电压配线(20)的第1电流路径的电阻值，高于从第1配线(22)经由第2NMOS晶体管(12)及第4配线(21b)到达接地电压配线(20)的第2电流路径的电阻值。
半导体装置

[发明专利]半导体存储装置-CN201910709554.1在审
发明人：滝泽亮介 -专利权人： 东芝存储器株式会社
申请日： 2019-08-01 - 公布日： 2020-10-09 - 主分类号： G11C11/16 文献下载
摘要：实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置包括：存储单元，具备开关元件及阻变元件；以及第1电路，对所述存储单元施加第1电压，保持对所述存储单元施加所述第1电压的状态施加第2电压而使所述存储单元为接通状态，对接通状态的所述存储单元进行第1读出，产生第3电压，对进行了所述第1读出的所述存储单元，写入第1数据，对写入了所述第1数据的所述存储单元进行第2读出，产生第4电压，基于所述第3电压、及所述第4电压，判定在所述第1读出时存储在所述存储单元的数据。
半导体存储装置

[发明专利]存储装置以及存储装置的制造方法-CN201910737862.5在审
发明人：园田康幸 -专利权人： 东芝存储器株式会社
申请日： 2019-08-12 - 公布日： 2020-10-09 - 主分类号： H01L43/12 文献下载
摘要：实施方式提供一种更高性能的存储装置和存储装置的制造方法。实施方式涉及的存储装置的制造方法包括在基底之上隔开间隔形成第1层叠体以及第2层叠体。形成具有第1层叠体的侧面上的第1部分、第2层叠体的侧面上的第2部分、以及第1层叠体与第2层叠体之间的基底之上的第3部分的第1绝缘体。利用离子束，一边使第1绝缘体的第3部分残留，一边使第1绝缘体的第1部分的一部分和第2部分的一部分变薄。在第1绝缘体的第1部分与第1绝缘体的第2部分之间形成第2绝缘体。
存储装置以及制造方法