[发明专利]一种阵列基板及显示面板

说明书

本申请提供一种阵列基板及显示面板。阵列基板包括多条扫描线、多条数据线、位于所述多条数据线上方的多条无黑矩阵的数据线以及由所述扫描线、所述数据线交叉限定出的多个子像素；每一所述子像素分为主像素区域和副像素区域，对应每一行所述子像素分别设置一条扫描线，所述扫描线介于所述主像素区域和所述副像素区域之间；所述主像素区域包括第一薄膜晶体管、主区存储电容以及主区液晶电容，所述副像素区域包括第二薄膜晶体管、第三薄膜晶体管、副区存储电容以及副区液晶电容；其中，所述第三薄膜晶体管的漏极与所述无黑矩阵的数据线连接，从而使得像素开口率增加，同时省去了预设电极，能有效降低像素不良发生概率。

技术领域

本申请涉及显示技术领域，尤其涉及一种阵列基板及显示面板。

背景技术

在3T像素单元结构中，像素单元分为主像素区域(Main Pixel)和副像素区域(SubPixel)，在现有技术中，通过主像素区域和副像素区域的液晶倒向程度不同改善视角问题。

主像素区域由第一薄膜晶体管(Thin Film Transistor，TFT)驱动，副像素区域由第二薄膜晶体管和用于拉低副像素区域电压的第三薄膜晶体管共同驱动。其中，主像素区域中第一薄膜晶体管的栅极与相应的扫描线Gate连接，第一薄膜晶体管的源极与相应的数据线Data连接，第一薄膜晶体管的漏极与主像素电极连接；副像素区域中第二薄膜晶体管的栅极与对应的所述扫描线连接，第二薄膜晶体管的源极与数据线连接，第二薄膜晶体管的漏极与从像素电极连接，第三薄膜晶体管的栅极与所述相应的扫描线连接，第三薄膜晶体管的源极与第二薄膜晶体管的漏极连接，第三薄膜晶体管的漏极与预设电极(sharebar)电极连接。

然而，此像素设计通过第三薄膜晶体管的漏极与预设电极(sharebar)电极连接，预设电极在像素电极(ITO)trunk下部，预设电极与像素电极对位不良会降低像素穿透率，同时，预设电极与下方公共电极金属之间的异物可能会导致淡线不良，造成生产良率下降。

发明内容

本申请提供了一种阵列基板及显示面板，用以增加像素开口率、透过率。

为实现上述功能，本申请提供的技术方案如下：

一种阵列基板，包括多条沿水平方向延伸的扫描线、多条沿竖直方向延伸的数据线、位于所述多条数据线上方的多条无黑矩阵的数据线以及由所述扫描线、所述数据线交叉限定出的多个子像素；

每一所述子像素分为主像素区域和副像素区域，对应每一行所述子像素分别设置一条扫描线，所述扫描线介于所述主像素区域和所述副像素区域之间；

所述子像素的主像素区域包括第一薄膜晶体管、主区存储电容以及主区液晶电容，所述子像素的副像素区域包括第二薄膜晶体管、第三薄膜晶体管、副区存储电容以及副区液晶电容；

其中，所述第三薄膜晶体管的漏极与所述无黑矩阵的数据线连接。

在本申请的阵列基板中，所述阵列基板包括：

衬底基板；

第一金属层，位于所述衬底基板上，所述第一金属层包括所述扫描线、所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极以及所述第三薄膜晶体管的栅极；

第二金属层，位于所述第一金属层远离所述衬底基板的一侧，所述第二金属层包括数据线、所述第一薄膜晶体管的源极和漏极、所述第二薄膜晶体管的源极和漏极以及所述第三薄膜晶体管的源极和漏极；

透明电极层，位于所述第二金属层远离所述第一金属层的一侧，所述透明电极层包括间隔设置的像素电极和所述无黑矩阵的数据线，所述像素电极包括对应所述子像素的主像素区域设置的主区像素电极和对应所述子像素的副像素区域设置的副区像素电极。