[发明专利]一种基于脉动阵列的全同态加密硬件加速器及其设计方法

说明书

本发明公开了一种基于脉动阵列的全同态加密硬件加速器及其设计方法，该硬件加速器包括：控制模块，脉动阵列模块，位展开模块，加法模块，乘法模块，平铺模块；控制模块控制数据的输入和相关模块的运行；脉动阵列模块负责对输入的R,A矩阵作乘累加操作；位展开模块将十进制数展开成二进制数；乘法模块负责对参数u和单位矩阵I_N进行乘法操作；加法模块负责进行加法操作；平铺模块将密文不全为{0,1}元素重新抹平成{0,1}。本发明旨在提升计算的效率，降低加密所需的时间，更好的满足实时性要求，同时本发明采用流水线输出操作，进一步提升硬件资源利用率。

技术领域

本发明属于集成电路加密领域，尤其涉及一种应用于脉动阵列的全同态加密硬件加速器及其设计方法。

背景技术

在过去几年，密码学的一个重要发展是全同态加密技术的引入，在传统的加密算法中，包括对称IDEA算法，非对称RSA算法以及不可逆AES加密算法中，这些加密算法注重于数据的存储安全，随着云计算概念的发展，更多的用户把个人数据传到云端，借助云端来完成一系列的操作，但是与之带来的是数据隐私问题，有些云端是不安全的，用户的数据存在被窃取的风险，这个时候全同态加密就应运而生了。

2009年Gentry第一次提出了基于理想格的全同态加密策略，正式开启了全同态加密的大门，这方案也被称为第一代全同态加密策略。而第二代全同态加密策略为整数上的全同态加密，第三代全同态加密策略为基于容错学习LWE上全同态加密，相较于以往的策略，基于LWE的GSW加密策略以近似特征向量为密钥，同态运算为矩阵的加法与乘法，无需计算钥匙和自举操作，大大降低了算法的复杂度。

但是因为随着安全等级的提高，私钥的公钥的规模也在不断的增加，加之以往运算并行度比较低，导致加密时间将会大幅度增加，在安全等级为20时，加密时间大概就需要1.717s，显然无法满足实时性的要求。

发明内容

本发明为了解决上述现有技术存在的不足之处，提出一种基于脉动阵列的全同态加密硬件加速器及其设计方法，以期在提升并行度的同时能够降低加密所需的时间，并尽可能的降低算法计算的复杂度，从而有效提高计算效率，使其满足实时性要求。

本发明为达到上述目的所采用的技术方案是：

一种基于脉动阵列的全同态加密硬件加速器的特点包括：控制模块，脉动阵列模块，位展开模块，乘法模块，加法模块，平铺模块；

所述控制模块控制二值矩阵R、公钥A、单位矩阵I_N和明文u的输入方式，并将前三个数据分别存储在RAM_R、RAM_A和RAM_0中；

所述脉动阵列模块由数据输入控制单元、PE阵列、数据存储控制单元组成；

所述数据输入控制单元从RAM_R中读取二值矩阵R的第一行，从RAM_A中读取公钥A的第一列，然后将所读取的一行和一列数据传递给PE阵列；

所述PE阵列是由若干个PE单元构成，每个PE单元由数据选择器、加法器、PE寄存器组成；

所述数据选择器对所获取的一行中每一个行元素进行判别，若相应行元素的值为“1”，则将对应的列元素的值传递给加法器，若相应行元素的值为“0”，则将相应行元素的值输出给加法器；

所述加法器对所接收的元素值进行累加，得到的累加和存入所述PE寄存器中，当加法器完成第一列数据的计算完后，所述数据输入控制单元从RAM_A中读取公钥A的第二列，同时在所述数据存储控制单元的控制下将PE寄存器的累加和移送到所述数据存储控制单元的内部寄存器中保存后，将PE寄存器清空，PE单元重复判别、加法、存储操作直至在第一行的判别下，计算完RAM_A中所有的列后再开始从RAM_R中读取二值矩阵R的第二行，并重复相同的操作直至在每一行的判别下，计算完RAM_A中所有的列；