[发明专利]一种优化稀疏性矩阵运算的神经网络方法和电路

说明书

本发明提供了一种优化稀疏性矩阵运算的神经网络方法和电路，所述方法通过非零数据规整单元来统计从主存单元中获取的第一特征矩阵数据的非零数据个数，并根据非零数据个数与卷积运算所需的乘加器个数的对应关系，采用门控时钟控制电路控制对应的时钟组开启，而后进行乘加运算得到卷积特征数据。在之后的累加运算过程中，累加单元只针对卷积特征数据中的非零数据进行累加，并在累加完成后将累加运算数据传输给激活函数运算单元进行激活运算。相较于针对整个卷积特征数据进行累加运算的方式，本发明能够有效降低神经网络电路运算过程中的运算量和功耗。

技术领域

本发明涉及神经网络芯片电路领域，特别涉及一种优化稀疏性矩阵运算的神经网络方法和电路。

背景技术

随着人工智能产业的兴起,深度学习专用芯片也在快速的发展。当前深度学习芯片的最大问题之一就是由于深度学习神经网络的复杂性,造成运算电路庞大、芯片成本高、功耗高。如果能从深度学习的特性出发,进一步的降低深度学习人工智能芯片的成本和功耗将是非常有意义的。

由于人脑处理信息的一大特点是稀疏性,很多研究表明同一时刻只有大约1％的脑神经元处于被激活状态。从信号方面来看，即神经元同时只对输入信号的少部分选择性响应，大量信号被刻意的屏蔽了，这样处理的方式可以提高学习的精度，更好更快地提取稀疏特征。因此深度学习神经网络激活函数的一个重要发展方向就是使数据经过激活函数后更加向稀疏化靠拢。神经网络激活函数的特点就是稀疏化,对应到数学上可以表示为在激活后的矩阵中有很多0元素。然而，目前的硬件神经网络运算技术都是对整个矩阵进行运算,这将导致芯片对电路面积和功耗都消耗较大，没有考虑到神经网络稀疏性的发展趋势。

发明内容

为此，需要提供一种优化稀疏性矩阵运算的神经网络的技术方案，用以解决神经网络芯片运算过程中运算电路庞大、消耗硬件资源多、功耗高等问题。

为实现上述目的，发明人提供了一种优化稀疏性矩阵运算的神经网络电路，所述电路包括主存单元、特征数据读取单元、特征数据缓存单元、非零数据规整单元、卷积核读取单元、卷积核缓存单元、乘加器阵列单元、累加单元、激活函数运算单元、反向回写单元、门控时钟确定单元、门控时钟控制单元；

所述主存单元分别与特征数据读取单元、卷积核读取单元连接，所述特征数据读取单元与特征数据缓存单元连接，所述特征数据缓存单元与非零数据规整单元连接，所述卷积核读取单元与卷积核缓存单元连接，所述乘加器阵列单元分别与非零数据规整单元、卷积核缓存单元、门控时钟控制单元、累加单元连接；所述非零数据规整单元与门控时钟确定单元连接，所述门控时钟确定单元与门控时钟控制单元连接；所述卷积核缓存单元与激活函数运算单元连接，所述激活函数运算单元与反向回写单元连接，所述反向回写单元与主存单元连接；

所述乘加器阵列单元包括多个时钟组，每一时钟组连接有一个或多个乘加器，所述门控时钟控制单元与乘加器阵列单元中的各个时钟组均连接；

所述主存单元用于存储第一特征矩阵数据以及各个神经网络子层的卷积核数据；

所述特征数据读取单元用于从主存单元读取第一特征矩阵数据，并将其存储于特征数据缓存单元中；所述卷积核读取单元用于从主存单元读取当前神经网络子层对应的卷积核数据，并将其存储于卷积核缓存单元中；

所述非零数据规整单元用于统计第一特征矩阵数据中非零数据的个数，并将统计得到的第一特征矩阵数据中非零数据的个数传输给门控时钟确定单元；以及记录各个非零数据在第一特征矩阵数据中的序号，并将记录的各个非零数据的序号传输给累加单元；

所述门控时钟确定单元用于根据第一特征矩阵数据中非零数据的个数确定进行卷积运算所需的乘加器个数；

所述门控时钟控制单元用于根据门控时钟确定单元确定的乘加器个数、以及乘加器阵列单元中各个时钟组连接的乘加器个数，控制乘加器阵列单元中时钟组开启的数量，以使得开启的所有时钟组内与之连接的乘加器数量满足门控时钟确定单元确定的乘加器个数；