[发明专利]一种基于双模冗余的低功耗双边沿触发器

说明书

本发明涉及一种基于双模冗余的低功耗双边沿触发器，包括时钟网络、第一锁存器、第二锁存器、C单元和保持器，第一锁存器和第二锁存器均为由时钟信号控制的锁存器电路结构，第一锁存器含有一个信号输入端IN1、一个信号输出端OUT1；第二锁存器含有一个信号输入端IN2、一个信号输出端OUT2；C单元含有第一信号输入端IN3、第二信号输入端IN4和信号输出端OUT3；保持器含有一个信号输入端IN5、一个信号输出端OUT4。本发明在输入信号存在毛刺的情况下，具有更低的功耗，由于本发明采用了C单元，降低了时钟网络的负载，从而有效减少了时钟网络上的功耗，又由于采用了钟控技术，抑制了电路中的无效跳变，减少了电路中无效跳变所带来的额外功耗。

技术领域

本发明涉及集成电路技术领域，尤其是一种基于双模冗余的低功耗双边沿触发器。

背景技术

随着集成电路的飞速发展，集成电路工艺尺寸不断缩小，晶体管集成数目和晶体管时钟频率也在不断增加，从而造成集成电路芯片的功耗问题日益突出。在同步数字超大规模集成电路设计中，时钟系统主要由时钟网络电路和时序电路组成，其约占系统总功耗的30％至60％，而时序电路又包含触发器和锁存器，其功耗约占时钟系统总功耗的90％，触发器的功耗在系统总功耗中是占有很大比重的。因此，关于低功耗高性能触发器的设计就显得尤为重要。

低功耗电路设计所采用的方法有很多，在电路级别低功耗设计采用的方法通常包括：降低电路电源电压、减少等效负载电容、通过钟控技术抑制电路中的无效跳变、降低时钟频率等一系列方法。在降低时钟频率方面，触发器包括单边沿触发器和双边沿触发器，理想情况下，在相同的时钟频率下，双边沿触发器相对于单边沿触发器可以使数据吞吐速率翻倍，或者在相对于单边沿触发器保持相同的数据吞吐速率，而只需要其一半的时钟频率。与单边沿触发器相比，双边沿触发器充分利用了时钟信号的两个跳变沿，消除了时钟的冗余跳变，从而来达到节省功耗的目的，由此就可以使集成电路的功耗进一步降低。

虽然双边沿触发器相较于单边沿触发器拥有更低的功耗，但是双边沿触发器也有其自身的缺点。传统的双边沿触发器如图1所示，该触发器包括一个二选一数据选择器109；一个由反相器110、反相器111构成的时钟网络电路，该时钟网络电路产生两个相反的时钟信号CK1、CK2；两个由相反的时钟信号控制的锁存器，其中第一锁存器包括传输门101、反相器102、传输门103、反相器104，第二锁存器包括传输门105、反相器106、传输门107、反相器108。由于控制第一锁存器和第二锁存器的时钟信号是相反的，所以无论何时，第一锁存器和第二锁存器其中的一个会处于透明模式状态。假设第一锁存器器处于透明模式状态，那么反相器102、反相器104的状态会随着输入信号的翻转而翻转，此时的这两个反相器就会造成额外功耗，也就是当输入信号存在毛刺的情况下触发器电路的功耗会明显增加。而且传统双边沿触发器采用的传输门也比较多，这就增加了时钟网络电路上的负载，不利于降低时钟网络电路上的功耗，从而在一定程度上会增加电路的整体功耗。

发明内容

本发明的目的在于提供一种能够使触发器在输入信号存在毛刺的情况下依然拥有较低的功耗的基于双模冗余的低功耗双边沿触发器。

为实现上述目的，本发明采用了以下技术方案：一种基于双模冗余的低功耗双边沿触发器，包括时钟网络、第一锁存器、第二锁存器、C单元和保持器，第一锁存器和第二锁存器均为由时钟信号控制的锁存器电路结构，第一锁存器含有一个信号输入端IN1、一个信号输出端OUT1；第二锁存器含有一个信号输入端IN2、一个信号输出端OUT2；C单元含有第一信号输入端IN3、第二信号输入端IN4和信号输出端OUT3；保持器含有一个信号输入端IN5、一个信号输出端OUT4；