[发明专利]UVM环境搭建方法和系统

说明书

本公开涉及一种UVM环境搭建方法和系统，属于通用验证方法技术领域。所述方法包括：根据被测模块的接口个数和类型，通过图形输入的方式配置与接口对应的组件，所述组件包括至少包括序列器sequencer、驱动器driver和检测器monitor，生成图形结构的配置文件；解析所述图形结构的配置文件，得到UVM树形结构及对应的UVM环境文件；连接被测模块，建立起UVM验证环境。所述系统包括配置模块、解析模块和调用模块。本公开减小了验证工程师的学习、开发难度，节省了开发验证环境的时间，缩短了验证时间，提高了验证效率。

技术领域

本公开涉及通用验证方法学(Universal Verification Methodology，简称UVM)，具体地，涉及一种UVM环境搭建方法和系统。

背景技术

随着芯片性能的提升，芯片设计的规模越来越大，对验证的依赖越来越高。验证环境为了应对越来越复杂的设计，也从原来简单的环境变成可重用、面向对象的复杂环境。由于验证环境越来越复杂，即使专业的验证人员搭建完整的验证环境也需要2周以上的时间。

目前，芯片设计模块的验证环境通常是根据system verilog语言或者基于systemverilog语言的UVM和虚拟机监控器(Virtual Machine Monitor，简称VMM)，按照语法要求，按层次搭建。一种芯片设计模块的接口就需要一个单独的验证环境，根据芯片设计模块的不同需要搭建不同的验证环境，然后在顶层top.v中连接环境env与芯片设计模块。当环境搭建好之后可以采用软件、图形界面或者脚本的形式将验证环境应用到相同接口的RTL中，然后通过脚本或者图形界面操作验证环境。当一个新的芯片设计模块需要验证环境时，需要重新编写验证环境。

由于system verilog(针对UVM或VMM环境)语言的特性为面向对象语言，语法的学习和初期的使用会占用验证工程师大部分的时间，时间成本高。在使用脚本之前也需要搭建一个完整的环境，才可以分情况用脚本调用。使用脚本搭建的验证环境不够灵活，不能够试用于大部分的芯片设计模块。后期修改又会浪费大量时间。并且生成的环境单一固定，不易修改重用，不能体现出面向对象语言的优越性，也影响了开发验证环境的进度。

现有的UVM环境搭建方法通常包括以下步骤：首先，设置UVM环境的预定参数；然后利用所述预定参数生成测试激励；再将所述测试激励分别施加到所述被测存储控制器及测试模型中；UVM预先定义好了一个类，名称为uvm_component，driver、monitor、model、scoreboard等都要从这个类派生而来。通过这种形式把driver、monitor、model、scoreboard等都组织在一棵环境树上，这样，就可以方便地执行后面的操作。整个UVM测试平台的各个部分组成了一棵倒置的树，如图1所示，driver、monitor和sequencer封装在In_agent，Out_agent中只封装monitor，整个组成一个针对XXX的测试环境env。

如图1所示，首先，所有的参数和派生类都组织在一棵树上，适用于单一接口的芯片设计模块或单一总线的芯片设计模块。因为单一接口的芯片设计模块只有一组transaction信号，里面包含输入和输出信号，对应的环境树为一棵。单一总线模块只包含一组transaction信号(ahb、axi或者其他总线)，因而对应的环境树也为一棵。但是对于一个芯片设计模块同时包含以上多种连接方式，即有多种不同的接口时，图1所示的只有一棵树的验证环境无法对所述芯片设计模块进行全面的验证。

其次，图1中所示的方案无法实现多个sequence并行，也就是无法实现多个激励并行实施。尤其当一个芯片设计模块包含多种类型的接口时，为了更真实的模拟芯片设计模块的运行环境，需要所有接口同时工作，而图1的方案显然不能满足其要求。

再有，针对传统的UVM验证环境，在每次更新激励时，都需要重新编译整个流程，然后才能进行仿真验证。