[发明专利]基于FPGA的微光视频帧间累加降噪算法的实时实现方法

说明书

本发明公开了一种基于FPGA的微光视频帧间累加降噪算法的实时实现方法。计算和存储多帧图像对应像素点与当前帧对应像素点灰度值的差值。根据与当前帧的时间远近程度，分配不同位宽来存储与当前帧相同像素点灰度值的差值，输出时每个像素时钟得到两个16位数据共32位，包括8位最新帧该像素点灰度数据和由剩余24位存储的7个灰度差值信息，经过计算获得8帧累加平均后的灰度信息输出。本发明降低了所需存储器件容量要求，也降低了多帧累加算法所需的存储器件时钟频率要求。

技术领域

本发明属于微光成像的去噪领域，具体是一种利用速度较低、存储空间较少的存储器件进行多帧数的累加去噪的实现方法。

背景技术

近年来，随着科技的发展，微光夜视技术得到了长足的发展。微光夜视技术是获取夜间微弱光照度下的目标景物图像信息，光子经过光电阴极的光电效应转化为电子，电子通过电子倍增器件倍增后得到基于目标图像的电子密度分布，再经过电光转换，转化为人眼可见的光学图像。而获得更清晰更准确的图像，已经成为了重要的研究方向。微光成像技术在此现状下已经逐渐成为国家大力发展中的军民两用科技。

微光图像的主要缺点就是随机噪声严重，图像中有效信息分布是有序的，而噪声点的分布是随机的，所以为了降低这种随机噪声，在时域上的滤波算法一般采用多帧累加平均滤波，然而传统的基于FPGA的多帧累加降噪方法中在不降低灰度等级的情况下，随着累加帧数的增加，累加存储器的容量要求就会成倍增加。同时，存储器在每一个像素时钟中需要输出多帧对应像素点数据，在累加帧数较多的情况下对存储期间的时钟频率也有很高的要求。这两点限制了多帧累加在实际工程中的运用。

发明内容

本发明的目的在于提供一种基于FPGA的对微光图像进行帧间累加降噪的方案，以突破一般基于FPGA的帧间累加降噪算法中由于存储器件的容量和速度限制累加帧数的问题，以获得更高清晰度的实时微光图像。

实现本发明目的的技术解决方案为：一种基于FPGA的微光视频帧间累加降噪算法的实时实现方法，包含以下步骤：

步骤1：定义帧间累加的帧编号为1-8，每个像素点对应32位存储信息，一个16位奇数地址和一个16位偶数地址；

步骤2：接收前8帧的视频信号，根据存储位宽分配规则和降精度替换规则，将每个像素点8帧的灰度值信号都存入该像素点对应的32位存储空间中；

步骤3：8帧之后，每接收一帧新的视频信号，根据差值更新操作规则对32位存储空间中的数据进行数据替换操作；

步骤4：在每一帧的对数据进行替换操作之后，将32位存储空间中的灰度及差值信息读出；SRAM选用27Mhz时钟读出，将奇数地址第八位数据乘8与奇数地址8-12位的5位数，奇数地址13-15位和偶数地址第0位的4位数，偶数地址1-4位的4位数，偶数地址5-7位的3位数，偶数地址8-10位的3位数，偶数地址11-13位的3位数，偶数地址14-15位的2位数所表示的7个差值使用补码计算求和的方法得到8帧累加和值，得到的计算结果除8得到多帧累加平均后的灰度值。

本发明与现有技术相比，其显著优点为：1.大大降低了所需存储器件容量要求，2.显著降低了多帧累加算法所需存储器件时钟频率要求。

附图说明

图1是本发明使用的帧间累加算法实现流程图。

图2是本发明描述的差值更新过程示意图。

图3是Quartus2平台下存储处理模块原理结构图。

具体实施方式