[发明专利]跨时钟域异步数据的同步滤波器和方法

说明书

一种跨时钟域异步数据的同步滤波器和方法，其中，同步滤波器包括同步化处理单元(30)、组合逻辑单元(31)、输出采样单元(32)；同步化处理单元(30)，对时钟域1的数据信号进行同步化处理，得到时钟域2的数据信号；组合逻辑单元(31)，对所述时钟域2的数据信号进行组合逻辑处理，得到组合逻辑处理结果；输出采样单元(32)，对所述组合逻辑处理结果和所述时钟域2的数据信号进行采样，输出时钟域2的数据信号。本发明有效降低了数据信号从时钟域1传递至时钟域2时，信号出现亚稳态的概率，解决了因亚稳态导致后级电路出现逻辑混乱的问题，极大提高了电路的稳定性。

技术领域

本发明涉及嵌入式系统硬件设计，特别是涉及一种跨时钟域异步数据的同步电路和方法。

背景技术

在专用集成电路(ASIC，Application Specific Integrated Circuit)和现场可编程门阵列(FPGA，Field Programmable Gate Array)的逻辑设计中，往往会有多个时钟域之间的信号需要交互，跨时钟域异步信号的交互处理是否合理，即跨时钟域异步信号是否能够被稳定采样，是硬件电路设计是否可靠的关键因素之一。

目前有一种跨时钟域异步数据的处理方法，请参照图1，第一时钟域的脉冲信号Pulse_i需要传输到第二时钟域。在第一时钟域，使用时钟信号CLK1由脉冲保持寄存器10和取反逻辑11生成脉冲信号Pulse_n,；在第二时钟域，使用时钟信号CLK2，由同步电路12，经过两级寄存器120、121去亚稳态后将第二级寄存器的信号Q2再输出到寄存器13，并取寄存器121和寄存器13的输出值做异或，从而实现第一时钟域的脉冲信号到第二时钟域的脉冲信号的转换；当第一时钟域再来一个脉冲信号时，则上次保持脉冲的信号被取反，而后进入第二时钟域，第二时钟域的电路不变，实现脉冲信号的传递。

图2为采用现有技术跨时钟域异步数据处理方法的数据信号波形图。从图2中可以看出，只要输入到脉冲保持寄存器的数据高有效，脉冲保持寄存器输出的结果就会变化。而且，脉冲保持寄存器只能接收单比特数据位宽的数据，对于多位数据位宽的异步信号，目前的跨时钟域异步数据的处理方法并不适用。

现有技术的缺点为：只能对单脉冲的跨时钟域异步信号做同步处理，对于多脉冲的跨时钟域异步信号不适用；只能对单比特的跨时钟域异步信号做同步处理，对于数据总线型的多比特跨时钟域异步数据不适用。

发明内容

本发明的目的在于提供一种跨时钟域异步数据的同步滤波器，以避免跨时终域的异步数据产生亚稳态，以及毛刺对逻辑电路的影响。

本发明的另一目的在于提供一种跨时钟域异步数据的同步滤波方法，以避免跨时终域的异步数据产生亚稳态，以及毛刺对逻辑电路的影响。

本发明的目的可以这样实现，设计一种跨时钟域异步数据的同步滤波器，包括同步化处理单元、组合逻辑单元、输出采样单元；

同步化处理单元，对第一时钟域的数据信号进行同步化处理，得到第二时钟域的数据信号；

组合逻辑单元，对第二时钟域的数据信号进行组合逻辑处理，得到组合逻辑处理结果；

输出采样单元，对所述组合逻辑处理结果和所述第二时钟域的数据信号进行采样，输出第二时钟域的数据信号。

进一步地，同步化处理单元包括一级采样单元、二级采样单元、三级采样单元；

一级采样单元，对第一时钟域的数据信号进行采样，使数据信号的亚稳态衰减，得到属于第二时钟域的数据信号；

二级采样单元，对一级采样单元输出的数据信号进行采样，使数据信号的亚稳态再次衰减，得到属于第二时钟域的数据信号；

三级采样单元，对二级采样单元输出的数据信号进行采样，使得数据信号的亚稳态再次衰减，得到属于第二时钟域的数据信号。