[发明专利]同或门电路、调节方法及异或门电路

说明书

技术领域

本发明涉及逻辑电路技术领域，具体而言，涉及一种同或门电路、调节方法及异或门电路。

背景技术

同或门(XNOR gate或equivalence gate)也称为异或非门，是数字逻辑电路的基本单元，有2个输入端、1个输出端。当2个输入端中有且只有一个是低电平(逻辑0)时，输出为低电平。亦即当输入电平相同时，输出为高电平(逻辑1)。目前同或门电路存在一些缺点，如ti芯片SN54LS266异或非门电路芯片，即同或门芯片的输出信号会出现毛刺现象。

发明内容

本发明的目的在于提供一种同或门电路、调节方法及异或门电路，以改善上述问题。为了实现上述目的，本发明采取的技术方案如下：

第一方面，本发明实施例提供了一种同或门电路，包括第一输入模块、第二输入模块、输出模块及延时模块。所述第一输入模块的输入端用于电连接于第一信号源，所述第一输入模块的第一输出端与所述延时模块的第一端电连接，所述第一输入模块的第二输出端与所述输出模块的一端电连接。所述第二输入模块的输入端用于电连接于第二信号源，所述第二输入模块的输出端与所述延时模块的第二端电连接。所述延时模块的第三端与所述输出模块的另一端电连接。所述第一信号源用于输出第一信号，所述第二信号源用于输出第二信号。所述延时模块用于当所述第一信号比所述第二信号超前T时间时，将所述第一信号延时T时间，使得所述延时T时间后的第一信号与所述第二信号同步，以从所述输出模块的另一端获得输出信号。

进一步地，上述第一输入模块包括第一电阻和第一三极管。所述第一电阻的一端用于电连接于所述第一信号源，所述第一电阻的另一端与所述第一三极管的基极电连接。所述第一三极管的发射极与所述延时模块的第一端电连接，所述第一三极管的集电极与所述输出模块的一端电连接。

进一步地，上述第二输入模块包括第二电阻和第二三极管。所述第二电阻的一端用于电连接于所述第二信号源，所述第二电阻的另一端与所述第二三极管的基极电连接。所述第二三极管的集电极接地，所述第二三极管的发射极与所述延时模块的第二端电连接。

进一步地，上述延时模块包括第一电容和第三三极管。所述第一电容的一端电连接于所述第三三极管的基极，所述第一电容的另一端电连接于所述第三三极管的发射极。所述第三三极管的基极与所述第一三极管的发射极电连接，所述第三三极管的发射极与所述第二三极管的发射极电连接，所述第三三极管的集电极与所述输出模块的另一端电连接。

进一步地，上述第一三极管、所述第三三极管均为NPN三极管。所述第二三极管为PNP三极管。

进一地，上述输出模块包括第三电阻和第四电阻。所述第三电阻的一端电连接于所述第一三极管的集电极，所述第三电阻的另一端电连接于所述第四电阻的一端。所述第四电阻的另一端电连接于所述第三三极管的集电极，所述第四电阻的另一端输出输出信号。

进一步地，上述同或门电路还包括供电电源。所述第三电阻的另一端、所述第四电阻的一端均还电连接于所述供电电源。

第二方面，本发明实施例提供了一种调节方法，应用于上述的同或门电路，所述方法包括：当所述第一信号比所述第二信号超前T时间时，获取所述T时间对应的所述第一电容的电容值；当所述第一三极管导通时，所述电容值对应的所述第一电容开始充电，以将所述第一信号的高电平延时T时间，使得所述延时T时间后的第一信号与所述第二信号同步，以从所述输出模块的另一端获得输出信号。

进一步地，基于T＝RC×Ln[(V1-V0)/(V1-Vt)]，获取所述T时间对应的所述第一电容的电容值，其中，T为所述T时间，R为所述第三三极管的基极与发射极之间的电阻，C为所述电容值，V1为所述第一三极管的发射极的电压，V0为所述第一电容的初始电压，Vt为预设门限电压。

第三方面，本发明实施例提供了一种异或门电路，包括非门电路和上述的同或门电路。所述非门电路与所述同或门电路的输出模块的另一端电连接。