[发明专利]逻辑电路设计的验证方法、装置、电子设备及存储介质

说明书

本发明提供一种逻辑电路设计的验证方法，包括通过验证平台生成配置数据及激励数据；将配置及激励数据存储至目标存储器；通过验证平台将配置及所述激励数据发送至待验对象；通过验证平台控制参考对象从目标存储器中读取配置及激励数据，以使参考对象开始仿真计算；待验对象为用第一语言实现算法的逻辑电路代码，参考对象是第二语言实现相同算法的代码，通过验证平台控制参考对象结束仿真计算；通过验证平台获取参考对象的输出数据；通过验证平台获取待验对象的输出数据；根据参考对象及待验对象的输出数据确定待验对象的验证结果。本发明还提供一种逻辑电路设计的验证装置。本发明实现了准确的验证待验对象的目的。

技术领域

本发明涉及芯片设计的技术领域，尤其涉及一种逻辑电路设计的验证方法、装置、电子设备及存储介质。

背景技术

由于集成电路越来越复杂，数字IC设计工程师通过SystemVerilog编写的逻辑电路代码，即被验设计(Design Under Test，DUT)也越来越复杂，如何保证逻辑电路代码的正确性就越来越重要。而数字IC验证工程师的工作，主要是基于电子设计自动化(Electronics Design Automation，EDA)软件编写测试程序验证逻辑代码的功能。目前主流的测试程序是基于SystemVerilog语言，这种语言是Verilog的超集，而且具有面向对象的功能，可以很方便的构造更高抽象层次的程序。

目前很多算法模型复杂，如人工智能算法(Artificial Intelligence，AI)，并且包含大量的矩阵运算。在该算法的逻辑电路代码的验证中，如果用仿真器实现包含大量的矩阵运算的算法，需要使用较多的循环，运行效率低，调试困难。一种解决的方法是使用直接编程接口(Direct Programming Interface)调用参考模型(如C语言编写的算法模型)，由于仿真器的代码语言与参考模型的代码的语言不同，就会造成仿真器无法直接读取参考模型的代码，给调试造成了一定困难，例如，SystemVerilog仿真器无法直接读取C代码。

发明内容

鉴于以上内容，有必要提供一种逻辑电路设计的验证方法、装置、电子设备及存储介质，通过将验证平台与参考对象相结合，对作为待验对象的逻辑电路设计进行准确的验证。同时也能避免编写大量的测试代码，提高逻辑电路设计的验证效率。

一种逻辑电路设计的验证方法，所述方法包括：

通过验证平台生成配置数据及激励数据；

将所述配置数据及激励数据存储至目标存储器；

通过所述验证平台将所述配置数据及所述激励数据发送至待验对象；

通过所述验证平台控制参考对象从所述目标存储器中读取所述配置数据及所述激励数据，以使所述参考对象开始仿真计算，所述待验对象是用第一语言实现算法的逻辑电路代码，所述参考对象是用第二语言实现所述算法的代码，所述第一语言与所述第二语言不同；

通过所述验证平台控制所述参考对象结束仿真计算；

通过所述验证平台获取所述参考对象的输出数据；

通过所述验证平台获取所述待验对象的输出数据；

根据所述参考对象的输出数据及所述待验对象的输出数据，确定所述待验对象的验证结果。

根据本发明优选实施例，所述将所述配置数据及激励数据存储至目标存储器包括：

以预设格式将所述配置数据及激励数据保存成文本文档，并存储至所述目标存储器，所述文本文档包括以下一种或多种的组合：纯文本文档、二进制文档、JavaScript对象标记语言文档。