[发明专利]数字感知器装置及其操作方法

说明书

有鉴于神经资讯平行处理，本发明揭露一种数字感知器装置及其操作方法，类似于内建神经网路硬件系统，在一个前馈步骤内，直接经由该处理器的存储器内容以及存储器感知以平行处理数字信号。本发明数字感知器装置利用存储器内容阵列以及存储器感知阵列当作存储器处理器硬件。作为一内容‑感知数字感知器装置，将多个输入数字信号馈入一非易失性存储器内容阵列以进行匹配，再由一非易失性存储器感知阵列输出多个数字信号。

技术领域

本发明是有关于一数字信号处理器(digital signal processor)，可用以将已接收的数字信号诠释(interpret)为感知的(perceptive)输出信号。特别地，根据预先规划(pre-configured)的数字内容及感知的非易失性存储器(non-volatile memory，NVM)，该数字信号处理器平行处理数字资讯，而无需执行任何循序的布林逻辑操作(Boolean logicoperations)。亦即，无需执行由传统数字信号处理器的程式化指令(programmedinstruction)送出的组合逻辑计算(combinational logic computations)，本发明的数字信号处理器完全依据已规划的内容及感知的非易失性存储器硬件，而智慧化地处理数字资讯。

背景技术

如图1所示的现代化范纽曼型计算架构(Von Neumann computing architecture)中，中央处理单元(CPU)10根据来自主存储器11的指令及数据，执行逻辑运算。CPU 10包含一主存储器11、一算术与逻辑单元(arithmetic and logic unit)12、一输出/输入装置13及一程式控制单元14。在计算行程(computation process)之前，由该程式控制单元14设定CPU 10指向储存在主存储器11中起始(initial)指令的起始地址码。之后，根据由程式控制单元14中与时脉同步(clock-synchronized)的地址指标(address pointer)所存取的主存储器11的循序指令，以算术与逻辑单元12处理该数字数据。一般而言，CPU 10的数字逻辑运算行程是同步执行的且由一组预先写好并储存于存储器的循序指令所驱动。

数字计算所消耗的功率可利用数学式表示为P～f×C×V_DD²，其中f表示时脉频率、C表示主动(active)电路总电容值(capacitance)以及V_DD表示数字电路的正供电电压。因此，跑一个运算程序所需的能量正比于完成该组指令的时脉步骤(clock steps)的数目。各指令步骤包含从主存储器11撷取(fetch)指令与数据、于该算术与逻辑单元12中执行微操作(micro-operation)、以及将结果数据回存主存储器11或输出至该输出输入装置13。完成一组指令所需的总计算能量正比于存储器存取的频率以及充电/放电汇流排线(buslines)与主动电路(暂存器(register)、逻辑门(gate)及多工器(multiplexer))的总电容。要完成该计算处理步骤的存储器存取频率越高，数字信号处理器就必需消耗越多能量及时间。

发明内容

本发明提供一种数字感知器装置及其操作方法，可以根据一池子(pool)的已知数字“内容”知识，输入的数字“内容”能独立自主地(autonomously)产生对应的输出感知资讯，以获得较佳的处理效率。

本发明一实施例提供一种数字感知器装置，该数字感知器装置包含：

一非易失性内容存储器阵列，具有m行×n列个第一存储器元件，用以平行比较一个n位输入符号以及m个n位非易失性内容符号，其中该m个n位非易失性内容符号预先规划于该m行的第一存储器元件之中，该m行的第一存储器元件分别具有m个第一输出节点，其中各该第一输出节点产生一指示信号以表示该n位输入符号是否匹配其预先规划的n位非易失性内容符号；

一匹配检测器电路，具有m个检测器元件，分别连接至该m行的第一存储器元件以及具有m个第二输出节点，其中，各该检测器元件于接收一对应的指示信号后，于对应的第二输出节点产生一切换信号；以及