[发明专利]非易失性存储器的数据路径控制

说明书

公开了用于控制非易失性存储器的数据路径的设备、系统和方法。设备包括一个或多个存储器裸芯。存储器裸芯包括存储器核心。存储器核心包括非易失性存储器单元的阵列和内部数据管线。存储器裸芯包括存储与存储器核心的存储操作相关联的数据的缓冲器。存储器裸芯包括与存储器核心通信以启动存储操作的内部控制器。内部控制器可以响应于确定内部数据管线和浅黄色两者都满而延迟启动存储操作。

相关申请的交叉引用

本申请要求Jingwen Ouyang等的于2016年1月13日提交的标题为“DATA-PATHCONTROL WITH INTERNAL CLOCK AND ASYNCHRONOUS FIFO”的美国临时专利申请号62/278,227的权益， 将其通过引用包括于此。

技术领域

本公开在各种实施例中涉及非易失性存储器，以及更加具体地涉及控制非易失性存储器的数据路径。

背景技术

非易失性存储器元件服务或者执行存储操作所用的时间量可能包括实际上感应或者改变非易失性存储单元的物理特性以读取或者写入数据花费的时间、在数据总线上传送数据花费的时间、和用于在非易失性存储器元件内内部地移动地址信息和/或数据、以用于填充存储操作的缓冲器（例如，通过预先取出读取数据）的在数据路径中的附加等待时间、等等。随着非易失性介质和数据总线的速度增加，实际上读取或者写入和传送花费更少的时间，且数据路径等待时间变为更重要的。另外，因为以更小的单元（例如，以更像快速字节可寻址易失性存储器和更不像缓慢的、扇区可寻址硬盘驱动器的方式）提供对数据的访问，因此数据路径等待时间的重要性进一步增加。例如，提供对大的数据块的访问的操作可能合理的等待时间段可能对于以小脉冲串（burst）提供对几字节数据的访问的操作而言太长了。

发明内容

呈现用于控制非易失性存储器的数据路径的设备。在一个实施例中，设备包括一个或多个存储器裸芯。在某个实施例中，存储器裸芯包括存储器核心。在另外的实施例中，存储器核心包括非易失性存储器单元的阵列和内部数据管线。在一个实施例中，存储器裸芯包括存储与存储器核心的存储操作相关联的数据的缓冲器。在某个实施例中，存储器裸芯包括与存储器核心通信以启动存储操作的内部控制器。在另外的实施例中，内部控制器响应于确定内部数据管线和缓冲器两者都满而延迟启动存储操作。

在另一实施例中，设备包括用于缓冲与存储器核心的存储操作相关联的数据的装置。在某个实施例中，存储器核心包括非易失性存储器单元的阵列和内部数据管线。在另外的实施例中，设备包括用于分派用于执行存储操作的地址的装置。在一个实施例中，设备包括用于响应于确定已经分派的地址的数目和已经完成的存储操作的数目之间的差值满足阈值而停止存储操作的地址的分派的装置。在另外的实施例中，阈值可以基于内部数据管线中和用于缓冲数据的装置中的总级数。

呈现用于控制非易失性存储器的数据路径的方法。在一个实施例中，方法包括以队列存储数据。在某个实施例中，数据与存储器核心的存储操作相关联。在另外的实施例中，存储器核心包括非易失性存储单元的阵列和内部数据管线。在某些实施例中，方法包括确定队列和内部数据管线综合地是否包括空的级。在另外的实施例中，方法包括响应于确定队列和内部数据管线综合地（combined）包括空的级而开始存储操作。

附图说明

以下参考附图中图示的特定实施例包括更具体的描述。理解这些附图仅示出本公开的某些实施例且因此不考虑为限制本公开的范围，本公开通过使用附图以附加的专门性和细节描述和解释，在附图中：

图1是图示包括数据路径控制组件的系统的一个实施例的示意性框图；

图2是图示与装置控制器通信的非易失性存储器的一个实施例的示意性框图；

图3是图示同步器的一个实施例的电路图；

图4A是图示在一个实施例中的同步器的操作的时间线；

图4B是图示在另一实施例中的同步器的操作的时间线；