[发明专利]一种基于字符投影电子束光刻技术的字符盘优化设计方法

说明书

本发明属于集成电路可制造性设计中电子束光刻技术领域，具体涉及字符投影的电子束光刻中，利用光刻字符间隙可交叠的性质，通过优化放置在字符盘上光刻字符的位置和数量，最终减少芯片制造所需的总曝光次数，提升电子束光刻的吞吐率。本发明的关键在于提出一个考虑字符空白交叠面积和字符使用频次/复杂度的综合指标f/A；并提出了一种准确、有效的估算字符实际占用面积的方法；通过修改2‑D装箱算法，最终实现字符盘的优化设计。实验结果表明，本发明提出的方法明显优于目前国际上已知的最好方法。

技术领域

本发明属于集成电路可制造性设计中电子束光刻技术领域，具体涉及针对一种带字符盘(Stencil)和光刻字符(Character)的电子束光刻技术，利用光刻字符的空白间隙可交叠的性质，通过优化放置在字符盘上的光刻字符的位置和数量，最终减少芯片制造所需的总曝光(Shooting)次数，从而提升电子束光刻的吞吐率(throughput)的方法。

背景技术

资料显示，随着纳米集成电路制造工艺的特征尺寸不断下降，在10纳米/7纳米尺度以下，传统光刻技术面临严峻挑战。若干新的光刻工艺和技术，如双重/三重/四重/多重光刻版图曝光(Douple/Triple/Multiple Patterning Lithography，DPL/TPL/MPL)、极紫外线光刻(Extreme Ultra-Violet，EUV)、电子束光刻(Electron Beam Lithography，EBL)等被提出并进行深入研究，上述技术将成为未来10纳米工艺节点以下的重要候选技术之一。

尽管DPL/TPL已广泛地应用于22纳米/14纳米工艺节点的工业生产中[1]，但当特征尺寸缩至10纳米以下，多重曝光技术中随着掩膜版(Mask)数量的不断增加，掩膜版费用急剧升高，同时制造工艺中对掩膜版对齐也提出了更为严苛的要求。EUV技术尽管采用了“Soft X-rays”能达到10-30nm的波长范围，提高了光刻精度，但目前仍存在光刻功率不足、掩膜版缺陷(mask defects)和阻性材料(resist materials)等方面的技术难题[2]，导致EUV技术目前尚未达到工业应用所需的成熟度。EBL是一种不需要掩膜版(massless)的光刻技术，它可以在10纳米的尺寸下将芯片图案采用电子束直接光刻到晶圆(wafer)上。EBL技术已被应用于掩膜版的生产制造。虽然EBL是10纳米以下光刻技术的重要候选者之一，但它目前存在的关键瓶颈问题是吞吐率较低，无法满足芯片生产厂的要求。

最常用的EBL技术是可变形光束(Variable Shaped Beam，VSB)技术，它通过电子束聚焦直接将一个矩形图案一次性刻到硅片上。例如图1(a)中所示的一个H图形，将被分解为3个矩形，如图1(b)所示，并分别进行三次VSB光刻，因此光刻效率很低。为了提高EBL光刻效率，近年来国际上研发了一种字符投影(Character Project，CP)技术。该技术首先将图形打包成一个图案，例如图案H会被合成为一个整体，制作为一个所谓的字符，如图1(c)所示。在CP光刻时，若芯片版图中恰好有某个字符时，可调整电子束穿过一个矩形孔，成为一股横截面为矩形的电子束并照射在字符盘上的指定字符上，从而将该字符光刻到硅片上，如图1(d)所示。对于在字符盘的字符中无法找到的芯片版图图案，则采用传统的VSB技术逐个矩形进行光刻。该技术可大幅度提升电子束光刻的效率。显然，在芯片版图中能找到字符盘中字符的频次越高、字符内包含的图形越复杂(包含的矩形越多)，CP光刻效率提升越明显。

在实际生产中，由于字符盘的大小是有限的，仅有部分字符被选中并放置到字符盘中，因此选取合适的字符放到字符盘的合理位置是提高CP光刻效率的关键。由于字符的矩形边界和图案实际边界之间存在一定的空白区域，如图1(c)所示，在放置字符时这些空白可相互交叠。为了在字符盘中放置尽可能多的字符，求解字符盘的最优设计问题被定义为基于字符空白交叠的字符盘优化问题(Overlapping-aware Stencil Planning，OSP)。