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[发明专利]一种可控重复执行次数的多线程事务存储编程模型方法-CN201711308530.2有效
发明人：曾璇;周海;严昌浩;陆昆 -专利权人：复旦大学
申请日： 2017-12-11 - 公布日： 2023-08-22 - 主分类号： G06F9/46 文献下载
摘要：本发明属于计算机多线程并行编程领域，涉及一种执行失败后，可控重复执行次数(N‑retry)的多线程事务存储编程模型方法。本发明将原事务存储编程模型进行修改，对执行失败的事务控制重复执行次数，并通过构建任务队列，若事务执行失败，则将该事务执行的任务返回至任务队列尾部的方式，确保并行模型的正确性，并避开多线程程序中的热点资源，减少事务总执行失败次数，提高程序并发效率。本方法易用性高，能在高冲突并行算法中显著提高并行效率。
一种可控重复执行次数多线程事务存储编程模型方法

[发明专利]一种基于贝叶斯优化的多Testbench模拟电路优化方法-CN202210039711.4在审
发明人：曾璇;严昌浩;毕朝日;杨帆;周电;赵婧尧 -专利权人：复旦大学
申请日： 2022-01-13 - 公布日： 2023-07-25 - 主分类号： G06F30/373 文献下载
摘要：本发明属集成电路设计技术领域，具体涉及一种基于贝叶斯优化(Bayesian Optimization)的模拟电路优化方法，该方法采用高斯过程(Gaussian Process)建模，并利用带约束预测熵搜索(PESC)和可行域期望提升(FEI)作为采集函数。本发明提出对模拟电路的各个性能指标分别建立高斯过程模型；通过优化PESC/wPESC采集函数，产生下一轮迭代优化需要仿真的Testbench和相应仿真点；通过对可行域期望提升采集函数求解一个多模态优化问题，提升探索未知可行域的效率。与现有技术的模拟电路优化方法相比，本方法在保证电路优化质量的同时，能够显著减少优化过程中所需电路仿真的次数。
一种基于贝叶斯优化 testbench 模拟电路方法

[发明专利]基于布尔满足的考虑资源共享高层次综合调度方法-CN202111387857.X在审
发明人：杨帆;严昌浩;曾璇;姜昊 -专利权人：复旦大学
申请日： 2021-11-22 - 公布日： 2023-05-23 - 主分类号： G06F30/39 文献下载
摘要：本发明属于集成电路设计高层次综合技术领域，具体涉及一种基于布尔满足的考虑资源共享高层次综合调度方法。该方法首先根据行为级描述编译生成的数据流图以及高层次综合的配置，构建对应的有向无环图以及基本约束边；然后根据具有共享约束的资源数量，通过迭代调用布尔满足求解器和独立调度程序，寻找出最优的资源共享分组和资源示例绑定结果；最后将寻找到的最优资源共享约束加入到有向无环图中，执行最终的调度，将计算得到的调度结果输出，供高层次综合工具的后续链路使用来生成对应的寄存器传输级电路。应用本发明的方法，可以对部分具有更高电路性能要求的行为级设计，提供具有更高最高可用时钟频率、和更少资源利用率的寄存器传输级电路实现方案。
基于布尔满足考虑资源共享高层次综合调度方法

[发明专利]一种基于可加性假设和图结构高斯过程模型的模拟电路优化方法-CN202111248599.7在审
发明人：曾璇;严昌浩;周电;王艳 -专利权人：复旦大学
申请日： 2021-10-26 - 公布日： 2023-05-02 - 主分类号： G06F30/367 文献下载
摘要：本发明属于模拟电路设计自动化领域。涉及一种高维空间中的贝叶斯优化方法。具体涉及一种基于可加性假设和图结构高斯过程模型的模拟电路优化方法。本发明针对具有可加性假设(Additive Assumption)和图结构(Graph Structure)的高维空间，将原高维参数空间分解为多个互不相交的参数子空间，并在参数子空间中构建各参数间的关系依赖图，应用基于可加性假设和图结构的高斯过程模型(Gaussian Process Regression，GPR)，明显降低高维情况下贝叶斯优化方法的时间复杂度，加速电路优化过程。本方法实验结果表明，在高维模拟电路贝叶斯优化问题中，相较于现有方法可获得更快的收敛速度。
一种基于可加性假设结构过程模型模拟电路优化方法

[发明专利]一种针对数字集成电路时序老化的快速分析方法-CN202111221880.1在审
发明人：曾璇;严昌浩;周电;胡佳辉 -专利权人：复旦大学
申请日： 2021-10-20 - 公布日： 2023-04-21 - 主分类号： G06F30/3312 文献下载
摘要：本发明属集成电路技术领域，涉及集成电路可靠性设计中电路时序的老化效应分析，尤其是一种针对数字集成电路时序老化的快速分析方法。本发明中由输入的电路时序路径构建电路图，针对每一种类型的延时单元引入一个老化因子；采用基于Endpoint的关键路径选择方案挑选合适的时序路径构成集合；对该时序路径集合中的每条路径进行基于查表的老化时序分析，建立超定方程的老化时序拟合问题；并利用基于随机Kaczmarz算法高效求解该最小二乘问题，从而获得每种延迟单元的老化因子，最终快速获得所有路径的老化时序的预测结果。实验结果表明，本发明的方法相比工业界传统的电路时序老化分析方法提速7～10倍。
一种针对数字集成电路时序老化快速分析方法

[发明专利]一种基于多任务建模贝叶斯优化的模拟电路优化算法-CN202110517487.0在审
发明人：曾璇;杨帆;严昌浩;黄将历 -专利权人：复旦大学
申请日： 2021-05-12 - 公布日： 2022-11-15 - 主分类号： G06F30/373 文献下载
摘要：本发明属集成电路设计技术领域，涉及集成电路设计中的模拟电路参数设计自动优化方法，具体涉及一种基于多任务高斯过程模型(Multi‑task Gaussian Process)，使用多任务建模贝叶斯优化(Bayesian Optimization)算法的模拟电路优化方法，该方法能选择更合适的电路参数使模拟电路获得更好的性能，同时显著减少优化过程中电路仿真的次数。
一种基于任务建模贝叶斯优化模拟电路算法

[发明专利]一种基于贝叶斯模型的SRAM电路良率分析方法-CN201810614800.0有效
发明人：曾璇;严昌浩;王胜国;周海;周电;翟金源 -专利权人：复旦大学
申请日： 2018-06-14 - 公布日： 2022-10-14 - 主分类号： G06F30/398 文献下载
摘要：本发明属集成电路技术领域，涉及集成电路可制造性设计中静态随机存储电路良率分析方法，本方法中，首先使用互信息和序列二次规划，对高维SRAM电路的扰动空间进行降维，实现高维SRAM电路最佳平移矢量的快速计算；然后建立低维和高维SRAM电路性能分布的贝叶斯模型；最后，使用低维SRAM电路的先验知识，可极大地加速高维SRAM电路性能分布的拟合，大幅减小高维SRAM电路仿真次数，获得符合精度要求的SRAM失效率。实验结果表明，本发明提出的方法明显优于目前国际上已知的最好方法，可实现6‑7倍加速比。
一种基于贝叶斯模型 sram 电路分析方法

[发明专利]一种针对大规模SRAM阵列电路后仿真的高效良率分析方法-CN202110106298.4在审
发明人：曾璇;严昌浩;王胜国;周电;沈悦 -专利权人：复旦大学
申请日： 2021-01-26 - 公布日： 2022-07-26 - 主分类号： G06F30/398 文献下载
摘要：本发明属于集成电路技术领域，涉及一种针对大规模SRAM阵列电路后仿真的高效良率分析方法。本发明利用小规模SRAM阵列电路和大规模SRAM阵列电路的相关性，将小规模SRAM电路作为低置信度源，大规模SRAM电路作为高置信度源，对小规模和大规模SRAM电路的性能关于工艺参数构造多置信度高斯过程模型；采用自适应迭代的策略，以小规模SRAM电路的最优偏移向量作为起始点，迭代地搜索和更新大规模SRAM电路的最优偏移向量，并迭代地构造及更新多置信度高斯过程模型，提出通过求解一个多模态优化问题，得到小规模SRAM电路最优偏移向量附近的失效边界，将其加入大规模SRAM电路的初始建模中，进一步提高算法的收敛速度。该方法能大幅减少大规模SRAM阵列后仿真良率分析所需仿真次数。
一种针对大规模 sram 阵列电路仿真高效分析方法

[发明专利]一种提高计算平面边界面电荷密度精度的方法-CN202011312648.4在审
发明人： 严昌浩;曾璇;蔡伟 -专利权人：复旦大学
申请日： 2020-11-20 - 公布日： 2022-05-20 - 主分类号： G06F30/32 文献下载
摘要：本发明属集成电路计算机辅助设计/电子设计自动化领域，具体涉及集成电路寄生参数提取方向中一种提高边界积分方程和随机混合法求解导体或介质平面边界面电荷密度的精度的方法。本方法以边界上待求点为球心构造一个半球体，与区域边界相交为一个平面圆盘，应用球面Green函数的第二类边界积分方程进行求解，将待求点处的面电荷密度转化为由半球面和平面圆盘构成的封闭曲面上的积分。本发明属一种局部性解法，可高精度计算局部边界上的面电荷密度，无需对互连线和介质边界表面进行离散；并具有随机法天然并行性的优势，易于实现大规模并行计算。
一种提高计算平面边界电荷密度精度方法

[发明专利]一种基于多起始点重要性采样技术的快速计算SRAM失效概率的方法-CN201610668879.6有效
发明人：曾璇;严昌浩;周电;王梦硕 -专利权人：复旦大学
申请日： 2016-08-14 - 公布日： 2022-01-18 - 主分类号： G06F30/20 文献下载
摘要：本发明属半导体可制造性设计领域，具体涉及考虑纳米工艺扰动下SRAM失效概率快速计算方法。本方法通过在参数空间内进行多起始点序列二次规划算法，搜索多个失效区域对应的最优偏移向量，构建重要性采样所需的偏移概率分布密度函数，并通过自适应建模技术加速重要性采样。本发明仿真精度高、仿真次数少，能达到快速计算的目的。本发明方法估计SRAM失效概率所需的SPICE仿真次数与参数空间维度大致呈线性关系，在高维参数空间中相较于现有技术具有较大优势。
一种基于起始重要性采样技术快速计算 sram 失效概率方法

[发明专利]一种基于字符投影电子束光刻技术的字符盘优化设计方法-CN201710004676.1有效
发明人： 严昌浩;曾璇;周海;周电;葛佳贝 -专利权人：复旦大学
申请日： 2017-01-04 - 公布日： 2021-11-02 - 主分类号： G06F30/398 文献下载
摘要：本发明属于集成电路可制造性设计中电子束光刻技术领域，具体涉及字符投影的电子束光刻中，利用光刻字符间隙可交叠的性质，通过优化放置在字符盘上光刻字符的位置和数量，最终减少芯片制造所需的总曝光次数，提升电子束光刻的吞吐率。本发明的关键在于提出一个考虑字符空白交叠面积和字符使用频次/复杂度的综合指标f/A；并提出了一种准确、有效的估算字符实际占用面积的方法；通过修改2‑D装箱算法，最终实现字符盘的优化设计。实验结果表明，本发明提出的方法明显优于目前国际上已知的最好方法。
一种基于字符投影电子束光刻技术优化设计方法

[发明专利]一种基于序列二次规划方法统一框架的哑元填充方法-CN201610783579.2有效
发明人：曾璇;严昌浩;王胜国;陶育东 -专利权人：复旦大学
申请日： 2016-08-31 - 公布日： 2021-07-23 - 主分类号： G06F30/392 文献下载
摘要：本发明属集成电路半导体制造技术领域，涉及化学机械抛光工艺哑元填充方法。本发明方法为一种统一的、不进行模型近似的哑元填充方法，应用序列二次规划方法对哑元填充问题进行直接求解，可获得高质量的哑元填充结果。本发明在具体实现中提出了一种在确定哑元位置前估算交叠面积的方法，用于提高优化效率。本方法能够在可以承受的运行时间下，对复杂的哑元填充目标作优化，得到质量较高的哑元填充方案，且能良好地通过并行计算进行加速，应用于解决大规模版图哑元填充问题。
一种基于序列二次规划方法统一框架填充

[发明专利]基于FPGA和CPU异构计算的随机行走寄生电容参数提取方法-CN201910216147.7在审
发明人：曾璇;严昌浩;周海;周电;韦昕 -专利权人：复旦大学
申请日： 2019-03-21 - 公布日： 2020-10-20 - 主分类号： G06F30/392 文献下载
摘要：本发明属于集成电路领域，具体涉及一种基于FPGA和CPU异构计算的随机行走寄生电容参数提取方法，包括，在CPU中读取GDS版图、生成高斯面、生成初始点、切分版图以及筛选分块后，针对每个含初始点的分块，在FPGA中运行随机行走算法；CPU中完成FPGA中超出分块边界或者未触及任何导体的路径，并计算最终寄生电容结果。本发明算法简单规整，不需要复杂的空间管理策略，仍具有较高的能效比，并且处理分块的FPGA位流在一次编译生成后，可针对不同GDS版图重复利用，实用性高。本发明尤其是提出适用于随机行走寄生电容参数提取的FPGA和CPU异构计算框架；并针对该框架提出了版图切分方法，以及提高FPGA代码并行效率的优化方法。
基于 fpga cpu 计算随机行走寄生电容参数提取方法

[发明专利]一种电子束和多重图案光刻混合工艺版图图案分解方法-CN201410802288.4有效
发明人：曾璇;陆伟成;周海;严昌浩;杨运峰 -专利权人：复旦大学
申请日： 2014-12-19 - 公布日： 2020-06-12 - 主分类号： G06F30/398 文献下载
摘要：本发明属于集成电路半导体制造技术领域，涉及一种电子束和多重图案光刻混合工艺中版图图案分解方法，该方法将最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点K划分问题。所述方法包括步骤：根据输入版图文件和冲突距离B，构建冲突图G；然后随机产生删点K划分初始解，应用已有的删点两划分算法对当前最优解重复迭代优化，直到当前最优解若干次未发生更新；最后从中挑选最优的删点K划分结果作为输出。本发明迭代应用已有的删点两划分算法，并采用随机多起始点策略试图寻找全局最优解，达到电子束和多重图案混合刻蚀工艺中版图图案分解的目的。
一种电子束多重图案光刻混合工艺版图分解方法

[发明专利]一种电子束和双重图案混合光刻工艺版图图案分解方法-CN201410771314.1有效
发明人：曾璇;陆伟成;周海;严昌浩;杨运峰 -专利权人：复旦大学
申请日： 2014-12-15 - 公布日： 2020-06-09 - 主分类号： G06F30/392 文献下载
摘要：本发明属于集成电路半导体制造技术领域，涉及一种电子束和双重图案光刻工艺中版图图案分解的方法。本发明将同时最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点两划分问题；所述方法包括：根据输入版图文件和冲突距离B，构建含虚拟点的冲突图G；将平面化后的冲突图上删点两划分问题转化为奇数环覆盖问题；用primal‑dual方法求解奇数环覆盖问题；后处理剩余冲突边。本方法可行性高，能够在合理的时间内获得优于传统两阶段方法的求解结果，可用于解决大规模版图的图案分解问题。
一种电子束双重图案混合光刻工艺版图分解方法

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