[发明专利]一种并行FIR滤波方法及FIR滤波器

说明书

技术领域

本发明实施例涉及数字信号处理领域，尤其涉及一种并行FIR滤波方法及FIR滤波器。

背景技术

有限冲激响应滤波器(英文全称：Finite Impulse Response，英文简称：FIR)是数字信号处理系统中最基本的元件，具有线性相频特性，并且其单位抽样响应是有限长的，因此FIR滤波器可以实现稳定的系统。传统FIR滤波器只能通过配置多套FIR滤波器来适配多路天线数据进行处理，才能达到数据实时处理的需求，但是随着天线规模的不断增大，使用多套FIR滤波器的方案会使得对应的硬件开销明显增加，不能再满足低耗高速的滤波需求。

并行算法是指数据流在进入FIR滤波器之前先进行串并转化，然后FIR滤波器内部对多路数据进行并行处理，对将要输出的多路运算后再进行并串转化后输出。

现有技术中，基于卷积结构，通过并行算法原理设计并行度高的FIR滤波器，从而有效地提高了FIR滤波器的滤波速度。

在现有技术中，FIR滤波器的硬件面积随着FIR滤波器并行度的提高而线性增加，因此在通过设计并行度高的硬件来提升处理速度的同时，对应的硬件开销会不断增多导致高并行度FIR滤波器需要的硬件面积才能实现其功能，但是由于芯片面积等条件的约束，难以满足高并行度FIR滤波器的硬件面积需求。

发明内容

本发明实施例提供了一种并行FIR滤波方法和FIR滤波器，用于有效减少硬件开销和提高计算速度。

本发明实施例第一方面提供了一种并行FIR滤波方法，包括：

通过对FIR滤波器算法进行相应的简化设计，得到简化后的FIR滤波器算法，在根据简化后的FIR滤波器算法得到相对应的FIR滤波器结构，当然，上述FIR滤波器结构能有效的减少硬件的复杂度，简化后的FIR滤波器算法对应的实现方法包括：对输入信号进行预加合并操作得到第一待处理信号，所述输入信号和所述第一待处理信号数量均大于一路；对所述第一待处理信号与目标滤波器系数进行预乘操作得到第二待处理信号，所述目标滤波器系数与所述第一待处理信号对应；对所述第二待处理信号进行延迟合并操作得到输出信号。

从以上技术方案可以看出，本发明实施例具有以下优点：

先对输入信号进行预加合并操作得到第一待处理信号，再将第一待处理信号进行预乘操作得到第二待处理信号，最后将第二待处理信号进行延迟合并操作得到输出信号；可以理解的是，预加合并操作由加法器执行，预乘操作由乘法器执行，乘法器的硬件开销远大于加法器的硬件开销，与现有技术直接对输入信号进行预乘操作相比，由于先对输入信号进行预加合并操作将输入信号进行相应的合并得到第一待处理信号之后再进行预乘操作，所以本发明实施例中预乘操作对应使用的乘法器数量会相应的减少导致乘法器的硬件开销降低，从而有效地减少了FIR滤波器的硬件面积。因此，当FIR滤波器的并行度一定时，本发明实施例可以有效地减少FIR滤波器芯片对应的硬件开销。

结合本发明实施例第一方面，在本发明实施例第一方面的第一种可能的实现方式中，所述对输入信号进行预加合并操作得到第一待处理信号包括：

当输入信号输入加法器时，加法器对所述输入信号进行加法运算合并为第一待处理信号，所述输入信号和所述第一待处理信号数量均大于一路，所述加法器数量至少一个。

对输入信号进行加法运算合并，可以有效的减少进入FIR滤波器进行处理的信号数量。

结合本发明实施例第一方面，在本发明实施例第一方面的第二种可能的实现方式中，所述对所述第一待处理信号与目标滤波器系数进行预乘操作得到第二待处理信号包括：

通过上述处理得到第一待处理信号之后，将所述第一待处理信号中每一路信号输入对应的乘法器中，并与预置的目标滤波器系数进行乘法运算得到第二待处理信号，当然，所述目标滤波器系数与所述第一待处理信号对应，所述乘法器的数量为至少两个。

由于第一待处理信号是经过预加合并操作之后的，因此需要的乘法器数量会相对减少，从而减少FIR滤波器总体的硬件数量。

结合本发明实施例第一方面，在本发明实施例第一方面的第三种可能的实现方式中，所述对所述第二待处理信号进行延迟合并操作得到输出信号包括：

通过上述处理得到第二待处理信号之后，对所述第二待处理信号利用延迟器进行延迟运算，和利用加法器进行加法运算合并之后得到输出信号，所述加法器的数量至少两个。

通过延迟器和加法器分别对上述第二待处理信号进行相应的处理得到输出信号，使得输入信号和输出信号的数量相等，实现并行功能。