[发明专利]一种高速DAC电路及其校准方法

说明书

本发明公开了一种高速DAC电路及其校准方法，该校准方法包括：闭合校准通路开关，进入校准模式，并向各信号通路输入相同的数字信号；通过校准单元检测电流源开关阵列的输入信号，以任一路输入信号为基准信号，以其他信号通路的输入信号为待校准信号，通过比较和判决，根据不同步的数字信号生成校准信号，发送到对应的可调延时驱动单元；根据校准信号对不同步的数字信号进行延时调整；校准完成后，断开校准通路开关，进入工作模式，通过可调延时驱动单元驱动电流源开关阵列进行数模转换。本发明解决了高速DAC芯片的多路信号时差问题，大大减小了高速DAC电路的输出毛刺，改善了高速DAC电路的动态特性，优化了高速DAC芯片性能。

技术领域

本发明涉及高速DAC(Digital to Analog Converter,数字模拟转换器)电路设计技术领域，具体涉及一种高速DAC电路及其校准方法。

背景技术

随着通信技术的快速发展，通信网络对芯片性能的要求也越来越高，高速DAC芯片的性能已经成为限制未来通信技术发展的瓶颈之一，如何提升高速DAC芯片的性能是研究领域的难点。

信号时差是影响高速DAC芯片性能的主要原因之一，在高速DAC芯片的DAC电路中，数字信号通过电流源开关阵列转化为模拟信号，数字信号时差会导致输出产生毛刺，影响高速DAC芯片的输出频谱特性。消除信号时差的常用方法是从电路和版图两方面来优化信号时差问题：1、电路方面，在电流源开关阵列前通过D触发器(DFF₀，DFF₁，…DFF_n)采样对齐；2、版图方面，从版图布线上使多路信号各自到输出端走线等长。

在高速DAC芯片中，尤其是分段式电流舵DAC芯片，达到PS级的信号时差对芯片性能影响比较大，采用D触发器及版图优化的方法具有一定的局限性，具体表现为：高低位开关驱动及版图的差别会引起信号时差，高位权重大，驱动的开关负载大，导致高位信号比低位信号的延迟大，出现多路信号时差。

有鉴于此，急需解决高速DAC芯片的多路信号时差问题。

发明内容

本发明所要解决的技术问题是解决高速DAC芯片的多路信号时差问题。

为了解决上述技术问题，本发明所采用的技术方案是提供一种高速DAC电路，包括电流源开关阵列、多个D触发器、多个校准通路开关、校准单元和多个可调延时驱动单元，各个所述可调延时驱动单元分别串接在所述电流源开关阵列和各个所述D触发器之间，所述校准单元通过各个所述校准通路开关分别与所述电流源开关阵列和各个所述可调延时驱动单元并联；

所述D触发器，对输入的数字信号进行同步控制；

所述校准单元，在校准模式下，对所述电流源开关阵列的输入信号进行检测，根据不同步的数字信号生成校准信号，并发送到对应的所述可调延时驱动单元；

所述校准通路开关，闭合时，开启信号通路与所述校准单元的连接，进入校准模式；断开时，切断所述信号通路与所述校准单元的连接，进入正常工作模式；

所述可调延时驱动单元，在校准模式下，根据所述校准单元发送的校准信号对不同步的数字信号进行延时调整；在正常工作模式下，驱动所述电流源开关阵列进行数模转换；

所述电流源开关阵列，在工作模式下，根据所述可调延时驱动单元的驱动信号，将数字信号转换为模拟信号。

在上述技术方案中，所述校准信号中携带有数字信号不同步的所述信号通路中可调延时驱动单元的偏置电压。

在上述技术方案中，所述可调延时驱动单元包括射极跟随器，所述可调延时驱动单元通过调整所述射极跟随器的偏置电压，实现对不同步的数字信号的延时调整。

在上述技术方案中，所述校准单元包括多个电平检测模块、比较器及判决模块；