[发明专利]设计布局的方法

说明书

技术领域

本发明实施例涉及一种半导体制造工艺中的设计布局的方法。

背景技术

在半导体制造工艺中，在半导体装置的单层中的特征的定位比图案化分辨率所准许的程度还要近时，通常使用多个掩模以便图案化特征。将半导体装置的单层的特征分成不同掩模，以使得每一掩模包含分开等于或大于图案化分辨率参数的距离的特征。工艺被称作n重图案化，其基于用以形成层的掩模的数目。举例来说，在一些情况下，使用两个掩模的工艺被称作双重图案化；而使用四个掩模的工艺被称作四重图案化。

在设计半导体装置时，设计者将在布局图案中布局半导体装置的特征。这些布局图案包含常用结构，将所述常用结构作为标准单元存储于单元库中。单元库为设计者可以使用以便有效地将常用结构插入于布局图案中，同时避免为每一不同半导体装置设计各自的结构的额外任务的标准单元的数据库。在一些情况下，单元库包含用于放置元件的规则以便协助着色工艺。

发明内容

一种设计布局的方法包含将第一颜色群组指派给多个第一布线轨迹。所述方法包含将第二颜色群组指派给多个第二布线轨迹。第一布线轨迹在邻近第二布线轨迹之间。所述方法包含将来自第一颜色群组的颜色指派给沿着每一第一布线轨迹的每一默认导电元件。沿着每一第一布线轨迹的第一默认导电元件的颜色不同于沿着相同第一布线轨迹的邻近默认导电元件的颜色。所述方法包含将来自第二颜色群组的颜色指派给沿着每一第二布线轨迹的每一默认导电元件。沿着每一第二布线轨迹的第一默认导电元件的颜色不同于沿着相同第二布线轨迹的邻近默认导电元件的颜色。

附图说明

当结合附图阅读时，从以下详细描述最好地理解本发明的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。

图1为根据一些实施例的给布局着色的方法的流程图。

图2为根据一些实施例的使用电子设计辅助(electronic design assistance；EDA)工具来设计着色布局的方法。

图3为根据一些实施例的用于集成电路的导电元件的布局的平面图。

图4为根据一些实施例的用于集成电路的导电元件的着色布局的平面图。

图5为根据一些实施例的包含排除位点的用于集成电路的导电元件的布局的平面图。

图6为根据一些实施例的包含排除区域的用于集成电路的导电元件的布局的平面图。

图7为根据一些实施例的用于实施给布局着色的方法的系统的框图。

具体实施方式

以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件、值、操作、材料、布置或其类似者的特定实例以简化本发明。当然，这些仅为实例且并不意欲进行限制。涵盖其它组件、值、操作、材料、布置或其类似者。举例来说，在以下描述中，第一特征在第二特征之上或上的形成可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可以不直接接触的实施例。此外，本发明可在各种实例中重复参考标号和/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。

另外，例如“在……下”、“在……下方”、“下部”、“在……上方”、“上部”及类似者的空间相关术语本文中为易于描述而使用，以描述如图中所说明的一个元件或特征与另一元件或特征的关系。除图中所描绘的定向以外，空间相关术语意欲涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词同样可相应地进行解释。

随着半导体技术节点大小的减小，导电元件之间的距离也减小。使用至少两个规则来确定布局中导电元件的位置。物理间距规则设定邻近导电元件之间的最小物理距离。如果违反了物理间距规则，那么在一些情况下，寄生电容或寄生电阻将阻止导电元件像设计的那样执行。物理间距规则的不同取决于距层的衬底(即，金属层级)的距离。在一些情况下，随着层与衬底之间的距离的增加，物理间距规则界定导电元件之间的较大距离。

颜色间距规则设定形成于相同掩模上的导电元件之间的最小距离。归因于由掩模覆盖误差导致的制造变化、在光刻工艺期间的光扩散以及其它不可避免的变化，单个掩模中的导电元件之间的间距增加到大于物理间距规则，以便可靠地形成最终装置中的导电元件。