[发明专利]一种自动分流I/F转换电路的退出分流控制电路及方法

权利要求书

1.一种自动分流I/F转换电路的退出分流控制电路，其特征在于：包括时钟管理单元、直接转换状态同步D触发器、分流转换状态低频同步D触发器、分流转换状态高频同步D触发器、计数输入逻辑与门、计数清零逻辑或门、同步加法计数器、退出分流控制逻辑运算单元、退出分流控制锁存及解锁单元以及退出分流控制同步输出D触发器；

所述分流转换状态低频同步D触发器和分流转换状态高频同步D触发器输出电平信号至计数输入逻辑与门，所述分流转换状态低频同步D触发器输出的电平信号经非门至计数清零逻辑或门；所述直接转换状态同步D触发器输出电平信号至计数清零逻辑或门以及退出分流控制锁存及解锁单元；所述计数输入逻辑与门和计数清零逻辑或门输出信号至同步加法计数器使同步加法计数器计数或清零；所述同步加法计数器输出至退出分流控制逻辑运算单元，所述退出分流控制逻辑运算单元输出电平信号至退出分流控制锁存及解锁单元，所述退出分流控制锁存及解锁单元输出电平信号至退出分流控制同步输出D触发器，所述退出分流控制同步输出D触发器输出退出分流控制信号并至计数清零逻辑或门。

2.根据权利要求1所述的一种自动分流I/F转换电路的退出分流控制电路，其特征在于：所述时钟管理单元为直接转换状态同步D触发器、分流转换状态低频同步D触发器、分流转换状态高频同步D触发器、计数输入逻辑与门、退出分流控制锁存及解锁单元、退出分流控制同步输出D触发器提供工作时钟，所述分流转换状态高频同步D触发器和计数输入逻辑与门的同步时钟为四倍频基本工作时钟，所述退出分流控制锁存及解锁单元的同步时钟为八倍频基本工作时钟。

3.根据权利要求1或2所述的一种自动分流I/F转换电路的退出分流控制电路，其特征在于：所述分流转换状态低频同步D触发器的输出表示计数开始信号，若分流转换状态低频同步D触发器的输出变为高电平，则表示计数开始；所述分流转换状态高频同步D触发器的输出表示计数停止信号，其变为低电平表示计数停止。

4.根据权利要求3所述的一种自动分流I/F转换电路的退出分流控制电路，其特征在于：所述退出分流控制锁存及解锁单元的组成包括锁存或门、解锁与门、同步D触发器和非门；所述退出分流控制逻辑运算单元输出电平信号至锁存或门，锁存或门输出电平信号至解锁与门、解锁与门输出电平信号至同步D触发器，同步D触发器的输出为退出分流控制锁存及解锁单元的输出，同步D触发器还输出电平信号至锁存或门，直接转换状态同步D触发器输出电平信号经非门至解锁与门。

5.根据权利要求4所述的一种自动分流I/F转换电路的退出分流控制电路，其特征在于：所述退出分流控制电路的输入包括时钟、分流状态比较信号、直接转换状态比较信号，其最终输出为退出分流控制信号。

6.根据权利要求5所述的一种自动分流I/F转换电路的退出分流控制电路，其特征在于：所述退出分流控制电路采用FPGA或CPLD全数字化实现。