[发明专利]一种片上网络的跨时钟域高速数据通信接口电路

说明书

一种片上网络的跨时钟域高速数据通信接口电路，挂载到片上网络的路由节点上，包括以下三个模块：输入多路选择器模块、数据缓冲存储模块和输出多路选择器模块；所述的输入多路选择器模块的输出端连接到数据缓冲存储模块的输入端，数据缓冲存储模块的输出端连接到输出多路选择器模块的输入端。所述的数据缓冲存储模块，包括多个基于令牌环的环形异步FIFO，所述的多个基于令牌环的环形异步FIFO的输入端并联连接到输入多路选择器模块的输出端，所述的多个基于令牌环的环形异步FIFO的输出端并联连接到输出多路选择器模块的输入端。在电路结构中，将经过数据缓冲存储模块的高速数据码流连续地进行运算与处理，实现数据码流的无缝缓冲与传输。

技术领域

本发明属于数字集成电路领域，具体涉及一种片上网络的跨时钟域高速数据通信接口电路。

背景技术

随着国内微电子技术的快速发展以及FPGA系统设计的复杂化，在单一芯片上集成数百个IP核已成为可能。片上网络(Network on chip,NOC)的出现满足了众多IP核通信的需求。然而，传统的同步设计技术采用单一的电压时钟域，限制了NOC性能的提高和功耗的降低，已逐渐成为片上网络的设计瓶颈。在实际的工程中，尤其是高速视频采集和处理系统中，系统内部的各个功能模块往往需要工作在不同频率的时钟域中，跨时钟域处理不可避免。

为了解决这一问题，跨时钟域同步电路机制及其设计方法近年来成为了片上网络的研究热点。常用的跨时钟域同步电路有：两级或多级寄存器同步、电平同步、握手同步、异步FIFO等。这些设计方法虽然在一定程度上，很好的减小了跨时钟域传输所带来的亚稳态的影响，但仍无法满足片上网络对大容量、多比特和高速度视频数据码流进行实时传输的需求。

目前片上网络跨时钟域数据通信接口的设计核心难题，一是如何解决跨时钟域的数据传输所导致的亚稳态问题；二是如何实现片上网络跨时钟域高速数据的传输,避免数据丢失和传输数据的不连续。片上网络相邻节点之间进行跨时钟域的数据传输容易引起亚稳态，导致数据丢失，影响片上网络高速视频数据处理系统的性能。MTBF(Mean time offailure，平均无故障时间)是衡量亚稳态的有效指标，MTBF的值越大，则出现亚稳态问题的概率就越小。MTBF的计算公式为：

MTBF＝e^Tmet/C2/C₁·f_clk·f_data

发明内容

针对现有技术的不足，本发明提出一种片上网络的跨时钟域高速数据通信接口电路。将亚稳态问题发生的概率降到最低，同时，满足了片上网络大容量、多比特和高速度视频数据码流的实时传输的要求。

本发明的具体技术方案如下：

本发明提出的一种片上网络的跨时钟域数据通信接口电路，是由输入多路选择器模块、数据缓冲存储模块和输出多路选择器模块三大部分组成。输入多路选择器模块的输出端连接到数据缓冲存储模块的输入端，数据缓冲存储模块的输出端连接到输出多路选择器模块的输入端。

数据缓冲存储模块，包括多个基于令牌环的环形异步FIFO，多个基于令牌环的环形异步FIFO的输入端并联连接到输入多路选择器模块的输出端，多个基于令牌环的环形异步FIFO的输出端并联连接到输出多路选择器模块的输入端。

基于令牌环的环形异步FIFO，包括令牌环结构，令牌环结构包括八个锁存器，八个锁存器的连接方式为上一级的锁存器的输出端连接到下一级的锁存器的输入端，最后一级的锁存器的输出端连接到第一级锁存器的输入端。

片上网络的视频采集IP核所产生的输入数据输入到输入多路选择器模块，所述的输入多路选择器模块在使能信号有效的情况下把输入数据依次输出到数据缓冲存储模块，所述的输出多路选择器模块在使能信号有效的情况下将数据缓冲存储模块中的数据依次读出，并将输出数据送入片上网络的视频处理IP核。