[发明专利]具有减小环路延时功能的判决反馈均衡器

说明书

本发明提供一种用于减小判决反馈均衡器环路延时的加法器配置方法，该方法基于判决反馈均衡器器的基本结构，主要包括：两级串联加法器，采样器和延时锁存器，反馈信号系数控制电路。其特征在于针对传统的判决反馈均衡器电路中的加法器结构，将其用以加和全部反馈信号的单一加法器，分裂为两级串联加法器；同时，将对环路时间约束最严格的反馈环路信号配置到后级加法器中，将其他反馈信号配置到前级加法器中。该配置方法在传统判决反馈均衡器结构基础上，仅需做简单的修改，即可有效减小判决反馈均衡器环路的延时，保证其在超高速应用下功能的正确性。

技术领域

本发明属于电子电路设计技术，涉及一种用于减小环路延时判决反馈均衡器。

背景技术

判决反馈均衡器(Decision Feedback Equalizer，DFE)广泛应用于各种高速传输接口的接收器电路中。传统的判决反馈均衡器，串行数据进入到加法器中，通过加减不同权重系数Wn的延时信号完成对输入信号幅度的调整。经过加法器处理后的信号Zk进入采样器，经过采样后由模拟信号转化为数字信号dk，通过多级锁存器对串行信号进行延时处理。不同延时的信号乘以不同的权重系数再反馈到加法器，从而完成整个负反馈过程。判决反馈均衡器在接收器中的工作速率最高，需要将受信道衰减严重影响的数据正确均衡，保证输入采样器的信号眼图张开，它是决定数据采样正确性的电路之一，因此是接收器系统中的重要模块。

判决反馈均衡器加法器输出的信号Zk经过采样后，经过第一级延时电路和系数w1加权后需要在一个bit时间内反馈到加法器。随着传输数据率的不断提高，第一bit的反馈时间约束变得越来越紧。例如在10Gbps的传输数据率下，需要在100ps的时间内完成对数据的加和、采样、锁存和系数加权，时序约束非常紧。同理，如果传输速率进一步提升，则对第二bit甚至第三bit的反馈时间约束也变得更严格。因此，随着数据率的不断提高，反馈环路的时序约束成为限制判决反馈均衡器工作速率提高的瓶颈。

对于复杂长距离信道的判决反馈均衡，需要采用多权重系数来对信道进行补偿，如图1中的Wn。然而权重系数越多，在加法器上的反馈负载越重，使得加法器的延时增大，从而使得反馈延时环路时序约束更紧，导致均衡失效。目前常用的减小判决反馈均衡器环路延时的方法多采用电路级的方法，即通过电路的优化追求加法器、采样器、锁存器和系数加权电路工作延时的缩小，从而降低整体环路延时。这种方法需要针对不同的工艺平台进行电路优化，需要花费大量时间精力对电路进行设计；另一方面，电路速率的提升必将带来功耗的增加。另一种采用非滚动环路(loop unrolling)结构的判决反馈均衡，能够将环路时序约束最严格的第一bit环路进行简化，从而降低时序要求。但是，该方法针对除第一bit环路进行优化时，会使电路更加复杂，带来功耗、电路控制上的负面影响，因此该电路结构目前仅适用于对第一bit环路时序进行优化。

发明内容

本发明要解决的技术问题是，提出一种具有减小环路延时功能的判决反馈均衡器，结构简单，易于实现。

本发明具体技术解决方案如下：

一种具有减小环路延时功能的判决反馈均衡器，包括第一级加法器A、采样器、锁存器和n个系数加权电路，特征在于，还包括第二级加法器B，第一级加法器A、第二级加法器B和采样器依次串联连接，将第一bit延时输出信号反馈到第二级加法器B中，将其他bit延时输出信号配置到第一级加法器A中。

一种具有减小环路延时功能的判决反馈均衡器，包括第一级加法器、采样器、锁存器和n个系数加权电路，特征在于，还包括N个加法器，第一级加法器A、该若干个加法器和采样器依次串联连接，将第一bit延时输出信号配置到最后级加法器中，将第二bit延时输出配置到倒数第二级加法器中，以此类推，将其他bit延时输出信号配置到第一级加法器中，N大于等于2。

有益效果：本发明在传统判决反馈均衡器结构基础上，仅需做简单的修改，即可有效减小判决反馈均衡器环路的延时，保证其在超高速应用下功能的正确性。