[发明专利]基于异构双处理器冗余结构的安全PLC装置和实现方法

权利要求书

1.基于异构双处理器冗余结构的安全PLC装置，其特征在于包括：

ARM处理器,用于将输入信号进行处理后输出至多路输出选择器；

FPGA，用于当ARM处理器故障时维持PLC快逻辑的执行并存储执行结果，输出至多路输出选择器，重置ARM处理器；

多路输出选择器，用于根据FPGA发送的通道选择信号完成对ARM处理器或FPGA的选择输出；

所述FPGA包括：

RISC处理器，用于执行输入信号中的实时周期逻辑，并存储执行结果；

双端口缓冲存储器，用于同步ARM处理器的处理结果和RISC处理器的执行结果并储存；

安全诊断电路，用于接收ARM处理器和RISC处理器的心跳数据；若在一个实时周期内未收到其中一方的心跳数据，则对其对应的看门狗电路发送控制信号；并根据逻辑判断向多路输出选择器发送通道选择信号；

安全保护输出数据结构，用于存储预置安全保护输出数据；根据安全诊断电路发出的通道选择信号输出预置安全保护输出数据至多路输出选择器；

看门狗电路，用于当收到安全诊断电路的控制信号时，向其对应的处理器发送复位信号使其复位；

所述安全诊断电路包括第一倒计时器、第二倒计时器、非逻辑、与逻辑和或非逻辑；第一倒计时器输入端用于接收ARM处理器的心跳数据，输出端与ARM处理器对应的看门狗电路、非逻辑输入端、或非逻辑第一输入端连接；非逻辑输出端与与逻辑的第一输入端连接；

第二倒计时器输入端用于接收RISC处理器的心跳数据，输出端与RISC处理器对应的看门狗电路、或非逻辑第二输入端、与逻辑的第二输入端连接；

第一倒计时器输出端、与逻辑输出端、或非逻辑输出端分别输出逻辑电平构成通道选择信号至多路输出选择器。

2.根据权利要求1所述的基于异构双处理器冗余结构的安全PLC装置，其特征在于所述安全保护输出数据结构包括锁存器；锁存器用于存储并发送预置安全保护输出数据至多路输出选择器。

3.根据权利要求1所述的基于异构双处理器冗余结构的安全PLC装置的实现方法，其特征在于包括以下步骤：

ARM处理器将输入信号进行处理后输出至多路输出选择器；

FPGA当ARM处理器故障时维持PLC快逻辑的执行并存储执行结果，输出至多路输出选择器，重置ARM处理器；

多路输出选择器根据FPGA发送的通道选择信号完成对ARM处理器或FPGA的选择输出；

所述FPGA当ARM处理器故障时维持PLC快逻辑的执行并存储执行结果，输出至多路输出选择器，重置ARM处理器包括以下步骤：

RISC处理器执行输入信号中的实时周期逻辑，并存储执行结果；

双端口缓冲存储器同步ARM处理器的处理结果和RISC处理器的执行结果并储存；

安全诊断电路接收ARM处理器和RISC处理器的心跳数据；若在一个实时周期内未收到其中一方的心跳数据，则对其对应的看门狗电路发送控制信号；并根据逻辑判断向多路输出选择器发送通道选择信号；

看门狗电路，用于当收到安全诊断电路的控制信号时，向其对应的处理器发送复位信号使其复位；

安全保护输出数据结构存储预置安全保护输出数据；根据安全诊断电路发出的通道选择信号输出预置安全保护输出数据至多路输出选择器。

4.根据权利要求3所述的基于异构双处理器冗余结构的安全PLC装置的实现方法，其特征在于所述安全诊断电路工作流程包括以下步骤：

通过接收来自ARM处理器或RISC处理器的心跳数据，执行各倒计时器的刷新；每个倒计时器如在1个实时逻辑周期内未收到来自处理器的心跳数据，将输出控制信号至看门狗电路，并通过逻辑判断输出通道选择信号至多路选择器。

5.根据权利要求4所述的基于异构双处理器冗余结构的安全PLC装置的实现方法，其特征在于：

当ARM处理器的心跳数据按实时周期输出时，选择ARM处理器输出对应通道为高电平，RISC处理器输通道和安全保护输出数据结构通道为低电平；

当ARM处理器的心跳数据未按实时周期输出、且RISC处理器的心跳数据按实时周期输出时，选择RISC处理器输通道为高电平；否则，选择安全保护输出数据结构通道为高电平。