[发明专利]一种DRAM时钟同步系统

说明书

本发明公开一种DRAM时钟同步系统，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路；输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端通过DLL延迟链的输入端；DLL延迟链的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。本发明取消了现有技术中能够引起同步误差的反馈电路，将输入时钟和输出时钟dps直接进入DLL鉴相器，当DLL锁定后，DLL鉴相器的两个输入时钟的上升沿对齐，即输入时钟和输出时钟的上升沿对齐。本发明由于没有反馈电路，所以也不存在延迟时间匹配的问题，只要DLL能够正确锁定，则满足系统时钟同步的要求。

技术领域

本发明涉及DRAM技术领域，特别涉及一种DRAM时钟同步系统。

背景技术

请参阅图1所示，现有技术中DRAM系统时钟同步的工作原理为：

系统要求输入时钟和输出的dqX(X＝0,1,2……n)及dqs的上升沿对齐，即

T1+T2+T3+T4＝N*TCK N为整数

其中，T1是接收器rcv的延迟时间，T2是DLL延迟链的延迟时间，T3是时钟树的延迟时间，T4是发送器OCD的延迟时间，TCK是时钟周期。如果输入时钟和输出的dqX及dqs的上升沿没有对齐，则系统在高频工作时读取数据时就会出错。

当DLL锁定后，DLL鉴相器的两个输入时钟的上升沿是对齐的，即

T2+T5＝N*TCK

其中，T5是反馈电路的延迟时间。如果反馈电路的延迟时间

T5＝T1+T3+T4

那么就可以满足系统时钟同步的要求。

出于功耗的考虑，反馈电路是对rcv、时钟树和OCD的一个简单复制；所以存在以下问题：如果DRAM系统的电压，温度或工艺发生变化，反馈电路的延迟时间和真实电路的延迟时间就会发生偏差，即

T5≠T1+T3+T4

则输入时钟和输出的dqX及dqs的上升沿没有对齐，系统在高频工作时读取数据就会出错。

发明内容

本发明的目的在于提供一种DRAM时钟同步系统，以解决上述技术问题。

为了解决上述技术问题，本发明采用如下技术方案：

一种DRAM时钟同步系统，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路；输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端连接DLL延迟链的输入端；DLL延迟链的输出端连接时钟树，时钟树的输出端连接若干发送器OCD；若干发送器OCD中的一个的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。

进一步的，若干发送器OCD中除输出端连接DLL鉴相器的第二输入端的一个发送器OCD外，其余发送器OCD的输出端均连接有一个虚拟负载。

进一步的，虚拟负载的大小等于将输出时钟输入到DLL鉴相器中所增加的负载。

进一步的，所述若干发送器OCD的负载匹配。相对于现有技术，本发明采用如下技术方案：

相对于现有技术，本发明具有以下有益效果：