[发明专利]用于操作并联DMOS开关的方法和电路

说明书

相关申请的交叉引用

本申请要求在35U.S.C.§119(e)下享有美国临时专利申请No.61/613,269和美国临时专利申请No.61/613,260的利益，这两个申请都递交于2012年3月20日，其全文的内容通过引用合并于此。

背景技术

DMOS器件具有所允许的最大栅极-源极电压(Vgs)比所允许的漏极-源极电压Vds明显小的局限性。典型地，DMOS器件具有近似5.5V的最大允许Vgs，但是最大允许电压会根据所使用的制造工艺而变化。这意味着，开关的栅极电压必须以源极电压为基准(图3和图4中的midp&midn)。源极电压经由DMOS器件的固有二极管来跟踪施加于DMOS器件的漏极的外部电压。为了导通PDMOS器件，栅极电压必须为比midp低的最小值Vtp以及比midp低的最大值5.5V。为了导通NDMOS器件，栅极电压必须为比midn高的最小值Vtn以及比midn高的最大值5.5V。这使得对于导通和关断Dmos器件的新颖驱动方案有需求。

对于开关的另一重要规定是信号以尽可能小的失真经过开关(开关平滑度/线性度),并且在经过开关的同时应当丢失尽可能少的电流(最小泄漏)。

发明内容

本发明的示例性实施方案涉及用于操作DMOS开关的方法和对应的电路，该DMOS开关是利用彼此串联连接的一对PDMOS器件和/或彼此串联连接的一对NDMOS器件构成的。在一个实施方案中，开关包括彼此串联连接且与彼此串联连接的一对NDMOS器件并联连接的一对PDMOS器件。以此方式构造的开关在本文称为“并联DMOS开关”。

本发明的示例性实施方案涉及用于产生驱动(接通)DMOS开关的栅极输入电压的方法以及对应的电路。在一个实施方案中，利用单放大器电路来产生栅极输入电压。在另一实施方案中，利用双放大器电路来产生栅极输入电压。

在一个实施方案中，用于并联DMOS开关中的两个DMOS器件对的栅极信号是从单个DMOS器件对的源极电压(midp或midn)获得的。在使用midp作为源极电压的实施方案中，midp通过单位增益缓冲器。当开关接通时，midp＝midn。根据midp的该缓冲变化形式，产生等于midp+5V和midp-5V的电压偏差。然后，将这些电压偏差应用于DMOS器件栅极，通过跟踪外部施加的电压的Vgs来接通PDMOS和NDMOS器件对。这允许实现轨到轨DMOS开关。因为使用缓冲器，所以使得泄漏最小化。其还具有如下额外的益处：恒定的Vgs施加到DMOS器件，得到优良的开关平滑性/线性度。

在涉及到并联DMOS开关的另一实施方案中，栅极信号由midp和midn两者产生且形成分别与midp和midn相关联的DMOS器件对的相应栅极输入。

本发明的示例性实施方案涉及用于关断DMOS开关的方法和对应的电路。在一个实施方案中，通过将开关中的DMOS器件对的各栅极与反映DMOS器件对的相应源极电压的信号联接来关断所述开关，得到0V的Vgs。

在Vdd-Vtn之上，NDMOS器件对关断，仅PDMOS器件对导通，以使Ron增加。在Vss+Vtp之下，PDMOS器件对关断，仅NDMOS器件对导通，得到较高的Ron。当在供电轨附近Ron增大时，平滑性/线性度规格下降。

为了关断并联DMOS开关，PDMOS器件对的栅极与midp联接，且NDMOS器件对的栅极与midn联接，得到0V的Vgs。

附图说明

图1示出了根据本发明的放大器电路的示例性实施方案。

图2示出了根据本发明的用于接通和关断并联Dmos开关的一组传输门电路的示例性实施方案。

图3示出了根据本发明的并联DMOS开关的示例性实施方案。

图4示出了根据本发明的并联DMOS开关10的示例性实施方案。

图5A示出了根据本发明的双放大器电路的示例性实施方案的第一部分50。

图5B示出了图5A中的实施例的双放大器电路的第二部分55。

具体实施方式

本发明涉及用于操作DMOS开关的方法和对应的电路，所述DMOS开关包括并联DMOS开关。图1示出了放大器电路30的示例性实施方案。放大器电路30是配置为提供单位增益的电压跟随电路，即，放大器作为电压缓冲器而工作。

放大器30可以包括一组与正供电轨(LHI)连接的P型MOS晶体管mp0、mp22和mp24。晶体管mp0、mp22和mp24可以是5V PMOS器件，并且为放大器电路30提供正电流源。