[实用新型]USB3.0FPGA开发板有效
| 申请号： | 201320796747.3 | 申请日： | 2013-12-04 |
| 公开（公告）号： | CN203658909U | 公开（公告）日： | 2014-06-18 |
| 发明（设计）人： | 高韦;王亚君 | 申请（专利权）人： | 安徽虹庄微电子有限公司 |
| 主分类号： | G06F1/16 | 分类号： | G06F1/16 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 230000 安徽省合肥市高新区望江西路800号*** | 国省代码： | 安徽;34 |
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| 摘要： | |||
| 搜索关键词： | usb3 fpga 开发 | ||
1.USB3.0FPGA开发板，其特征在于：包括FPGA、USB3.0PHY、DDR2SDRAM、48MHz有源晶振、JTAG、EEPROM、USB3.0标准B型口、复位电路、电源、40MHz有源晶振；
所述USB3.0PHY通过PIPE信号和所述FPGA上的bank4和bank5连接；
所述USB3.0PHY通过ULPI信号和所述FPGA上的bank4连接；
所述USB3.0PHY与所述USB3.0标准B型口连接；
所述USB3.0PHY与所述40MHz有源晶振连接；
所述FPGA通过所述FPGA上的bank2和bank3与所述DDR2SDRAM连接；
所述FPGA与所述48MHz有源晶振连接；
所述FPGA与所述JTAG连接；
所述FPGA通过所述FPGA上的bank1和bank6与所述EEPROM连接；
所述FPGA与所述电源连接；
所述FPGA与所述复位电路连接；
所述FPGA上的bank7和bank8为用户IO口。
2.根据权利要求1所述的USB3.0FPGA开发板，其特征在于：所述PIPE信号为16bit*250MHz；所述ULPI信号为8bit*60MHz。
3.根据权利要求1所述的USB3.0FPGA开发板，其特征在于：所述FPGA上的bank4和bank5与所述USB3.0PHY间电平为1.8V CMOS。
4.根据权利要求1所述的USB3.0FPGA开发板，其特征在于：所述FPGA上的bank2和bank3与所述DDR2SDRAM间电平为1.8V SSTL。
5.根据权利要求1所述的USB3.0FPGA开发板，其特征在于：所述FPGA上的bank1和bank6与所述EEPROM间电平为3.3V CMOS。
6.根据权利要求1所述的USB3.0FPGA开发板，其特征在于：所述bank7和bank8的电平为1.8V CMOS、2.5V CMOS或3.3V CMOS。
7.根据权利要求1所述的USB3.0FPGA开发板，其特征在于：还包括SDR SDRAM；所述FPGA上的bank4和bank5与所述SDR SDRAM连接，所述FPGA上的bank4和bank5与所述SDR SDRAM间电平为1.8V CMOS。
8.根据权利要求1所述的USB3.0FPGA开发板，其特征在于：还包括CFI FLASH；所述FPGA上的bank1和bank6与所述CFI FLASH连接，所述FPGA上的bank1和bank6与所述CFI FLASH间电平为3.3V CMOS。
9.根据权利要求1所述的USB3.0FPGA开发板，其特征在于：所述USB3.0PHY通过PIPE信号和所述USB3.0PHY通过ULPI信号连接到所述FPGA上bank4的不同的引脚上。
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