[发明专利]一种多选一无毛刺时钟切换电路

说明书

技术领域

本发明涉及一种时钟切换电路。

背景技术

随着集成电路的发展，在单一芯片中使用的时钟频率越来越多，很多情况下需要在系统运行过程中完成工作时钟的切换。简单的使用MUX（多路选择开关）即可实现时钟的切换，其波形示意图如图1所示，其中CLK0与CLK1是两路输入时钟，SEL是时钟选择信号，OUTCLK为输出时钟。由于CLK0、CLK1与SEL不具有任何相关性，即时钟切换可能发生在任何时刻，当两路时钟在不当的时机切换时，输出时钟便产生毛刺。这些毛刺可能错误的触发系统中某些或全部触发器，因此是十分危险的。

为了避免时钟切换时产生毛刺，必须实现选通信号与时钟的同步化，并对时钟切换过程进行控制。按照如下过程进行时钟切换可以避免毛刺的产生：

1、当原时钟出现下降沿（或上升沿）时将原时钟关断；

2、时钟总线空闲时保持时钟线为固定电平；

3、在目标时钟的下降沿（或上升沿）到来后将新时钟打开；

使用D触发器实现选通信号与时钟的同步化，同时引入反馈检测机制对切换过程的控制，可以实现图2所示为一种典型的无毛刺时钟切换电路，其中包括非门201，与门202、203、204、205，或门206，D触发器207、208，其时钟切换过程的波形如图3所示。可以看出，电路在原时钟（CLK0）的下降沿D触发器208通过与门205将时钟关断，在目标时钟（CLK1）的下降沿D触发器207通过与门204将时钟打开，完成时钟的无毛刺切换。运用同样的设计思想可以实现3个时钟的切换，如图4所示。

这种传统的时钟切换电路可以实现时钟的无毛刺切换，但是当时钟较多时，必须增加输入与门的输入个数或者将电路级联，而增加与门输入数会导致电路面积消耗迅速扩大，而级联会引入时序惩罚。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种多选一无毛刺时钟切换电路，可以在保证多路时钟无毛刺切换的同时，可以占用更少的电路面积资源。

本发明的技术解决方案是：一种多选一无毛刺时钟切换电路，包括N个相同的时钟门控单元以及一个存储单元，N为需要选择的时钟的路数，其中：

时钟门控单元：包括一个基本RS触发器，一个二选一开关，一个D触发器，一个或门，和一个高电平使能的三态非门；基本RS触发器的两个输入信号分别为总线状态信号STATE和外部输入的时钟选择信号SEL，时钟信号CLK同时送至二选一开关的第一输入端以及高电平使能的三态非门的输入端，同时时钟信号CLK的反向信号送至二选一开关的第二输入端，二选一开关的输出信号送至D触发器的时钟端，基本RS触发器的输出信号送至D触发器的数据端，D触发器的输出信号送至或门的第一输入端，同时D触发器的输出信号作为高电平使能的三态非门的使能信号；

存储单元：包括一个低电平使能的三态非门，和一个非门；非门的输入端同时接低电平使能的三态非门的输出端以及各时钟门控单元中高电平使能的三态非门的输出端，非门的输出端接至低电平使能的三态非门的输入端，同时非门的输出端作为多选一无毛刺时钟切换电路的输出端；低电平使能的三态非门的使能端受总线状态信号STATE控制；

第N个时钟门控单元中的或门的第一输入端接第N个时钟门控单元中的D触发器的输出端，第二输入端接地，输出端接第N-1个时钟门控单元中的或门的第二输入端；第N-1个时钟门控单元中的或门的第一输入端接第N-1个时钟门控单元中D触发器的输出端，输出端接第N-2个时钟门控单元中的或门的第二输入端；以此类推，各时钟门控单元中的或门依次串联，第1个时钟门控单元中的或门的第一输入端接第1个时钟门控单元中的D触发器的输出端，第1个时钟门控单元中的或门的输出信号为STATE信号；

所述时钟选择信号SEL在某一时刻仅对N路中的一路信号有效而对其余N-1路信号无效。

本发明与现有技术相比的优点在于：本发明的时钟切换电路使用基本的时钟门控单元构成。该时钟门控单元使用基本RS触发器根据选择信号SEL与时钟总线状态信号STATE产生时钟选通信号并使用D触发器对时钟选通信号进行同步。通过对时钟切换过程的控制，本发明的时钟切换电路在时钟切换时不会产生毛刺。使用基本的时钟门控单元级联可以实现N选1时钟切换电路，所消耗的资源随输入时钟个数线性增长，当输入时钟个数大于等于6时本发明较传统时钟切换电路使用更少的资源。

附图说明

图1为时钟切换时产生毛刺的机理示意图；

图2为一种现有的无毛刺时钟切换电路原理图；