[发明专利]一种用于FPGA配置的总线多宽度转换电路

说明书

技术领域

本发明涉及一种总线数据宽度转换电路。

背景技术

随着FPGA的发展，其规模不断增大，内部配置位越来越多，导致配置码流不断增大，且有些应用需要很高的配置速度，这就要求FPGA尽量采用并行配置。同时FPGA应用越来越复杂，许多应用要求FPGA提供大量的用户IO，这就限制了FPGA的系统功能IO的数量。FPGA配置规模的增大，配置速度提高的要求，IO数量的限制，对FPGA配置输入的位宽的灵活性提出了更高的要求。

针对上述情况，当前采取的处理方式主要有两种，一种是降低系统的实时性，另一种是采用多个器件的方式。其中，第一种方式限制了系统的可用性，第二种方式增加了系统资源的消耗。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种可以使FPGA进行一位、二位、四位和八位宽度数据配置的总线多宽度转换电路。

本发明的技术解决方案是：一种用于FPGA配置的总线多宽度转换电路，包括模式控制模块，四选一多路选择器组，第一级二选一多路选择器组，第一D触发器组，第二级二选一多路选择器组，第二D触发器组，其中：

模式控制模块：包括2-4译码器、3位二进制计数器、可控译码器、FULL_FLAG信号产生电路；其中2-4译码器将外部由MOD0和MOD1两个二进制位共同标识的输入数据宽度转换为由M1、M2、M3、M4四个二进制位共同标识的输入数据宽度，所述的输入数据宽度为一位、二位、四位或者八位；3位二进制计数器对外部输入的时钟信号CK进行计数，每记录8个时钟周期即清零并重新开始计数，每个计数值用三个二进制位A1、A2、A3共同标识；可控译码器根据M1、M2、M3、M4、A1、A2、A3共7个二进制位的取值，产生七路信号OE<k>，k=0,1,2，3，4，5，6，7；FULL_FLAG信号产生电路将信号OE<7>延迟一个时钟周期后作为FULL_FLAG信号；所述的M1、M2、M3、M4四个二进制位送至四选一多路选择器组，所述的信号OE<k>送至第一级二选一多路选择器组，所述的FULL_FLAG信号送至第二级二选一多路选择器组；

四选一多路选择器组：包括八个四选一选择器，每一个四选一选择器的四个数据输入端分别对应一位、二位、四位和八位外部输入数据，外部输入数据按照从低位到高位的方式循环排列；每一个四选一选择器的选择控制端受M1、M2、M3、M4四个二进制位控制，第k个四选一选择器的输出信号为MUX0_OUT<k>；当外部输入数据宽度为一位时，MUX0_OUT<k>相同并为此一位数据；当外部输入数据宽度为两位时，k为偶数的MUX0_OUT<k>输出第一位数据，k为奇数的MUX0_OUT<k>输出第二位数据；当外部输入数据宽度为四位时，k=0,1,2,3及4,5,6,7的MUX0_OUT<k>分别输出四位数据中的一位数据；当外部输入数据宽度为八位时，MUX0_OUT<k>分别对应输出八位数据中的一位数据；

第一级二选一多路选择器组：包括八个二选一选择器，每一个二选一选择器对应一个四选一选择器和唯一的OE<k>信号，每一个二选一选择器的输出信号为MUX1_OUT<k>，每一个二选一选择器的第一信号输入端对应一个MUX0_OUT<k>信号，在OE<k>信号的控制下，当外部输入数据宽度为一位时，MUX1_OUT<k>分别为连续八个时钟周期的该一位数据的对应值；当外部输入数据宽度为两位时，MUX1_OUT<k>按照序号依次分成四组分别为连续四个时钟周期的该两位数据的对应值；当外部输入数据宽度为四位时，MUX1_OUT<k>按照序号依次分成两组分别为连续两个时钟周期的该四位数据的对应值；当外部输入数据宽度为八位时，MUX1_OUT<k>分别为同一个时钟周期的该八位数据各位的对应值；

第一D触发器组：包括八个D触发器，每一个D触发器对应接收第一级二选一多路选择器组输出的一路MUX1_OUT<k>，每一个D触发器的输出同时送给第二级二选一多路选择器组以及其对应的第一级二选一多路选择器组中的一个二选一多路选择器的第二信号输入端；

第二级二选一多路选择器组：包括八个二选一选择器，每一个二选一选择器的第一信号输入端对应第一D触发器组中一个D触发器的输出信号，每一个二选一选择器均受FULL_FLAG信号控制，将D触发器的输出信号送至第二D触发器组；