[发明专利]无电阻的带隙基准源

说明书

技术领域

本发明涉及集成电路设计领域，尤其涉及一种为芯片电路提供参考电压和参考电流的新型无电阻的带隙基准源。

背景技术

在基准电压源的设计过程中，通常采用基于硅的带隙电压产生固定电压的技术来产生基准电压，其原理在于，将一个正温度系数(Proportional To Absolute Temperature，PTAT)的电压和一个负温度系数(Complementary To Absolute Temperature，CTAT)的电压按一定的比例相加，产生不随环境温度、电源电压变化的电压值。当温度接近0K时，这个基准电压接近硅的带隙电压，称为“带隙基准”电压。

经典的带隙基准的正温度系数的电压通常来自于两个双极晶体管的基极-发射极电压之差ΔVBE，负温度系数的电压即是双结型晶体管的基极-发射极电压V_BE。将两者按照一定比例进行求和，抵消温度系数，得到具有较好温度特性的电压。基准电压可表示为：V_REF=V_EB+m·ΔV_EB。

在标准CMOS工艺中，双极晶体管的特性参数被证实具有最好的重复性(参考文献Design of Analog CMOS Integrated Circuits，Behzad Razavi)。参考附图1，现有的带电阻带隙基准源的电路图，采用电阻来调节来自于两个双极晶体管的基极-发射极电压之差。但是电阻的模型精确度较低，且电阻面积较大，增加了制造成本，而且带来耦合衬底噪声等不良影响。现有的开关电容实现等效电阻的方法存在需要额外的电路来产生时钟信号，增加了电路的复杂度，同时会引入噪声，以及，芯片内部集成电容又会增加芯片版图的面积，增加成本等诸多弊端。

发明内容

本发明所要解决的技术问题是，提供一种无电阻的带隙基准源，解决现有技术中基准电压源的设计需要采用电阻或者结构复杂的开关电容，给设计者带来不便的问题。

为了解决上述问题，本发明提供了一种无电阻的带隙基准源，包括带隙基准产生电路，所述带隙基准产生电路包括负温度系数产生电路和正温度系数产生电路；所述负温度系数产生电路包括第一NMOS晶体管，以及连接成二极管形式面积不相同的第一双极晶体管与第二双极晶体管，其中所述第一双极晶体管与第二双极晶体管的基极与集电极均接地，所述第一双极晶体管的发射极耦合至一运算放大器的负输入端，所述第二双极晶体管的发射极连接至所述第一NMOS晶体管的源极，所述第一NMOS晶体管的漏极耦合至所述运算放大器的正输入端，并且一电流镜耦合至所述第一NMOS晶体管的栅极以；所述正温度系数产生电路包括第三NMOS晶体管与第四NMOS晶体管，其中所述第三NMOS晶体管与第四NMOS晶体管的源极分别连接至第一双极晶体管的发射极与所述第一NMOS晶体管的漏极，并分别耦合至所述运算放大器的负输入端和正输入端，所述电流镜耦合至所述第三NMOS晶体管与第四NMOS晶体管的栅极，并且一NMOS自偏置管耦合至所述第三NMOS晶体管与第四NMOS晶体管的漏极；所述运算放大器的输出端耦合至所述电流镜。

进一步，所述电流镜包括宽长比相同的第一PMOS晶体管与第二PMOS晶体管，用于实现电流的镜像作用，其中所述第一PMOS晶体管与第二PMOS晶体管的源极与衬底均接电源，所述第一PMOS晶体管与第二PMOS晶体管的栅极连接在一起并耦合至所述运算放大器的输出端，所述第一PMOS晶体管的漏极与所述第三NMOS晶体管的栅极相连，所述第二PMOS晶体管的漏极与所述第一NMOS晶体管和第四NMOS晶体管的栅极相连。

进一步，所述第一PMOS晶体管与第二PMOS晶体管的尺寸相同。

进一步，所述NMOS自偏置管包括宽长比相同的第五NMOS晶体管和第六NMOS晶体管，用于为其他晶体管提供偏置，其中所述第五NMOS晶体管和第六NMOS晶体管均为栅极与漏极相接并分别耦合至所述电流镜，且所述第五NMOS晶体管的栅极与所述第三NMOS晶体管的栅极相连，所述第六NMOS晶体管的栅极与所述第一NMOS晶体管和第四NMOS晶体管的栅极相连，所述第五NMOS晶体管和第六NMOS晶体管的源极分别接至所述第三NMOS晶体管与第四NMOS晶体管的漏极。

进一步，所述第五NMOS晶体管和第六NMOS晶体管的尺寸相同。