[发明专利]用于开路检测的极低功耗数字化电路结构及其检测方法

说明书

技术领域

本发明涉及一种开路故障检测电路，尤其涉及一种用于开路检测的极低功耗数字化电路结构。

背景技术

近年来，随着微电子技术的日趋成熟，集成电路越来越复杂，电路规模越来越大，因此，对于超大规模集成电路（VLSI）、甚大规模集成电路（ULSI）的电路可靠性要求也越来越高。此外，随着芯片集成度的提高，特征尺寸也成比例缩小，使得金属导线的物理尺寸越来越小。对于大面积的导线网络而言，如何快速检测导线连接状态，发现开路故障具有很重要的研究意义和商业价值。

目前，与电阻网络和金属网络相关的SoC系统在军事、商业、工业等领域得到了广泛应用，而由集成电路构成的系统受制于每个芯片的正常工作，因此，为了提高系统的可靠性，故障检测应当在芯片设计初期就被考虑在内，实时有效地进行检测和故障定位。例如，为了保护芯片电路的自主知识产权，在完成电路版图设计后，利用高层金属搭建金属网络形成防护网络，当芯片发生故障时，能够利用开路检测电路及时发现网络异常，保护芯片的信息安全。对于SoC系统而言，利用内部的开路检测模块作为可信输入，基于这个输入来检测导线网络的正常连接。此架构通过对系统指令集做微小拓展，加入开路检测结构的指令，从而在芯片出现问题时系统能够实现自检。

经过专利检索，基于不同的开路检测应用环境有很多实现方法，但对于芯片这种微体积、微功耗的应用需求，鲜有发表的专利和文献。传统的电阻通断检测结构，如图1所示，应用于芯片时不仅电路本身存在很大的静态功耗，而且大电阻R1、R2会浪费很大的芯片面积，并不符合芯片的超低功耗和低成本的设计要求。此外，开路检测结构需要采取数字化输出，以方便CPU进行下一步处理。

发明内容

针对上述现有技术，本发明提供一种用于开路检测的极低功耗数字化电路结构。当SoC系统内包含电阻网络或者金属网络时，本发明电路结构能够有效地实现电阻网络的开路状态检测，并实现数字化输出，而且相较于传统的电阻通断检测电路，本发明结构功耗极低。

为了解决上述技术问题，本发明用于开路检测的极低功耗数字化电路结构予以实现的基本的技术方案是：该电路结构包括两个触发沿相异的第一D触发器和第二D触发器以及异或门Y，其中所述第一D触发器是上升沿触发，第二D触发器是下降沿触发，异或门Y为两输入结构；所述第一D触发器和第二D触发器均分别具有作为时钟信号端的VCLK端口和作为输入信号端VNET端口；所述第一D触发器和第二D触发器的负输出端作为所述异或门Y的输入；所述异或门Y的输出端即为最终的VOUT输出端；当外部时钟信号分别通过VCLK端口和VNET端口输入时，所述第一D触发器和第二D触发器负输出端的两路电平分别作为所述异或门Y的输入信号，最后异或门Y输出的电平作为检测电路的输出信号。

进一步讲，本发明用于开路检测的极低功耗数字化电路结构的一个优选的技术方案是，在上述基本技术方案的基础上，还包括第三D触发器和第四D触发器，所述第三D触发器是上升沿触发，所述第四D触发器是下降沿触发；所述第三D触发器和所述第四D触发器的负输出端分别短接至各自的输入端，所述第三D触发器和所述第四D触发器的时钟信号分别由NET端和CLK端接入，当外部时钟经过金属网络或电阻网路分别给NET端和CLK端提供时钟信号时，第三D触发器和第四D触发器分别在时钟信号的上升沿和下降沿进行分频；第三D触发器的正输出端分两路后分别连接至第一D触发器和第二D触发器的VNET端口；第四D触发器的正输出端分两路后分别连接至第一D触发器和第二D触发器的VCLK端口。

本发明提供一种利用极低功耗数字化电路结构进行开路检测的方法，利用上述优选技术方案中提供的电路结构，在芯片中设计金属网络，所述金属网络的两端分别连接至第三D触发器和第四D触发器的NET端和CLK端，检测方法如下：

首先，由一外部时钟产生器提供检测电路结构所需的时钟信号；

然后，将外部时钟信号分别接入第三D触发器的NET端和第四D触发器的CLK端，经过第三D触发器和第四D触发器分频后获得VCLK和VNET信号，然后分别将VCLK和VNET信号作为第一D触发器和第二D触发器的时钟信号和输入信号，第一D触发器和第二D触发器的负输出端输入异或门Y；最终由异或门Y得到输出信号OUT。

当金属网络或电阻网络处于连接状态时，检测电路的输出端OUT输出高电平；一旦金属网络或电阻网络遭到破坏出现中断，则检测电路的输出端OUT输出低电平，从而快速检测到芯片的异常状态。

与现有技术相比，本发明的有益效果是：