[发明专利]用于执行预解码时优化的指令的方法和系统

说明书

技术领域

本发明涉及计算机处理器领域，更具体地说，涉及结合预解码时优化的指令序列缓存来执行预解码时优化的指令。

背景技术

乱序（OoO）处理器通常包含多个执行管道，这些执行管道可以以不同于程序序列（或“程序顺序”）指定的顺序执行指令，以便通过减少数据依赖性并最大化为各种指令类型分配的执行管道的利用率，最大化平均每周期指令速率。指令执行的结果通常临时保存在有限深度的一个或多个寄存器文件的物理寄存器中。乱序处理器通常采用寄存器重命名，以避免由于程序顺序中的后续指令重用给定架构式寄存器而引起的不必要的指令序列化。

已经开发了各种方法和系统，用于对指令进行解码和优化以便由乱序处理器执行。然而，对指令进行解码和执行其它解码时指令优化可导致微处理器的功耗和散热增加。此外，对指令进行解码和执行其它解码时指令优化还可能需要将附加管道级引入微处理器。

在需要重复执行一系列指令（例如通过程序循环或递归函数）的情况下，用于对指令进行解码和执行其它解码时指令优化的当前方法在执行所述指令之前重复执行解码和优化操作。这种对一系列相同指令进行重复解码和优化导致不必要的功耗和散热，以及由于执行优化而引起的执行延迟。

发明内容

本公开的各实施例包括一种用于结合预解码时优化的指令序列缓存来执行预解码时优化的指令的计算机程序产品。所述计算机程序产品包括存储介质，所述存储介质可由处理电路读取并存储指令以便由所述处理电路执行以执行方法。所述方法包括接收指令序列的第一指令和所述指令序列的第二指令，并判定是否可以优化所述第一指令和所述第二指令。响应于判定可以优化所述第一指令和第二指令，所述方法包括针对所述指令序列执行预解码优化并生成新的第二指令，其中所述新的第二指令不依赖于所述第一指令的目标操作数，并将预解码的第一指令和预解码的新的第二指令存储在所述指令高速缓存中。响应于判定无法优化所述第一指令和第二指令，所述方法包括将所述预解码的第一指令和预解码的第二指令存储在所述指令高速缓存中。

本公开的各实施例还包括一种用于结合预解码时优化的指令序列缓存来执行预解码时优化的指令的系统。所述系统包括处理器，其被配置为与主存储器通信，所述处理器包括指令取回器、指令修改器、指令高速缓存以及一个或多个执行单元，所述处理器被配置为执行方法。所述方法包括接收指令序列的第一指令和所述指令序列的第二指令，并判定是否可以优化所述第一指令和所述第二指令。响应于判定可以优化所述第一指令和第二指令，所述方法包括针对所述指令序列执行预解码优化并生成新的第二指令，其中所述新的第二指令不依赖于所述第一指令的目标操作数，并将预解码的第一指令和预解码的新的第二指令存储在所述指令高速缓存中。响应于判定无法优化所述第一指令和第二指令，所述方法包括将所述预解码的第一指令和预解码的第二指令存储在所述指令高速缓存中。

本公开的各实施例还包括一种用于结合预解码时优化的指令序列缓存来执行预解码时优化的指令的方法。所述方法包括接收指令序列的第一指令和所述指令序列的第二指令，并判定是否可以优化所述第一指令和所述第二指令。响应于判定可以优化所述第一指令和第二指令，所述方法包括针对所述指令序列执行预解码优化并生成新的第二指令，其中所述新的第二指令不依赖于所述第一指令的目标操作数，并将预解码的第一指令和预解码的新的第二指令存储在所述指令高速缓存中。响应于判定无法优化所述第一指令和第二指令，所述方法包括将所述预解码的第一指令和预解码的第二指令存储在所述指令高速缓存中。

通过本发明的技术实现了其它特性和优点。在此详细描述本发明的其它实施例和方面，并且这些实施例和方面被视为要求保护的本发明的一部分。为了更好地理解本发明以及优点和特性，请参考说明书和附图。

附图说明

在说明书结尾处的权利要求中具体指出并明确要求保护了被视为本发明的主题。从下面结合附图的详细描述，本发明的上述和其它特性和优点将变得显而易见，这些附图是：

图1示出了用于与此处的教导一起使用的示例性系统配置的方块图；

图2示出了用于与此处的教导一起使用的示例性处理器配置的方块图；

图3示出了根据一个实施例的实例指令优化分析引擎环境。

图4是示出图3的优化分析引擎的操作的实例流程图；

图5是示出图3的优化分析引擎的操作的实例流程图；

图6是示出图3的优化分析引擎的操作的实例流程图；以及