[实用新型]共用FLASH存储的统一自适应并行配置多个FPGA的电路

说明书

技术领域

本实用新型涉及一种FPGA的配置电路，尤其是一种多个FPGA共用一个FLASH存储的并行配置的电路。

背景技术

现场可编程门阵列（Field－Programmable Gate Array，FPGA），简称FPGA，是基于SRAM（静态存储器）的应用技术，程序不能保存，需要在上电时对FPGA进行配置。FPGA的配置方式一般有两类：一是通过专用下载电缆由计算机直接对其进行配置，并将程序保存在可读写的专用的电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)中，以便FPGA在脱机上电时通过内嵌的配置模块，以主动方式完成配置后开始工作；二是通过被动模式采用外部微处理器对其进行配置，该方式可将专用EEPROM改为具有SPI串行总线的闪存FLASH，除在上电时完成对FPGA的配置外，还可利用串口实现在线升级。

现有的FPGA配置电路一般都是每片FPGA都单独对应一片具有SPI串行总线的FLASH，不足之处是带来了资源的浪费，增加了系统开销。

实用新型内容

本实用新型所要解决的技术问题是提供一种两片FPGA共用一片FLASH存储的并行配置的电路。

为解决上述技术问题，本实用新型所采用的技术方案是公开一种共用FLASH存储的自适应并行配置多个FPGA的电路，包括存储器和FPGA芯片，所述存储器为具有BPI并行总线的存储器，所述存储器数量为一片，连接多片FPGA芯片并对其进行配置控制和数据交换。

作为优选，所述存储器数量为一片，连接两片FPGA芯片并对其进行配置控制和数据交换。

作为优选，所述存储器为具有BPI并行总线的非易失闪速存储器，即FLASH芯片。

作为优选，所述FLASH芯片和FPGA芯片的连接关系为：FLASH芯片的控制命令线/WE、/OE、/CE分别连接FPGA芯片的FWE_B、FOE_B、FCS_B管脚；FLASH芯片的数据线DQ[15:0]和地址线A[n:0]分别连接FPGA芯片的D[15:0]和A[25:0]输出端口。

作为优选，所述FPGA芯片为具有BPI-UP和BPI-DOWN两种配置模式的FPGA芯片，其中所述BPI-UP是指FPGA芯片的M[2:0]＝010时，FPGA的配置工作模式；所述BPI-DOWN是指FPGA芯片的M[2:0]＝011时，FPGA的配置工作模式。

作为优选，所述FPGA芯片还连接编程信号插座。

作为优先，所述编程信号插座为JTAG。

作为优先，还包括电阻，所述电阻为上拉电阻，接存储器和FPGA芯片于VCCO_0端口。

有益效果：在只用一片具有BPI并行总线FLASH的情况下，实现了并行配置两片FPGA的电路，减少了一片FLASH，降低了成本，并减少了配置时间。

附图说明

结合附图，本实用新型的其他特点和优点可从下面通过举例来对本实用新型的原理进行解释的优选实施方式的说明中变得更清楚。

图1为本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式的原理示意图；

图2为本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式中一片FPGA工作在BPI-UP工作状态时与FLASH的电路连接示意图；

图3为本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式中一片FPGA工作在BPI-DOWN工作状态时与FLASH的电路连接示意图；

图4为本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式中两片FPGA与一片FLASH的电路连接示意图。

具体实施方式

下面将结合附图对本实用新型的实施方式进行详细描述：

如图1所示，本实用新型共用FLASH存储的统一自适应并行配置多个FPGA的电路的一种实施方式包括电子元件FPGA1、FPGA2、FLASH、JTAG1和JTAG2。其中JTAG1、JTAG2分别对FPGA1、FPGA2进行配置调试，而FLASH通过BPI总线和FPGA1、FPGA2都相连。