[发明专利]时钟产生器以及包括其的开关电容电路

说明书

技术领域

 本发明属于集成电路（IC）设计技术领域，涉及时钟产生器，尤其涉及受PVT因素影响小的可以生成多相非重叠时钟信号的时钟产生器以及包括应用时钟产生器的开关电容电路。

背景技术

在IC设计中，芯片中的某些电路模块需要同时使用多相时钟信号，特别是多相非重叠时钟信号（Multiple phase None-Overlapping Clocks Signal），任意两个时钟信号之间被设置时间间隔以使各相时钟信号在任一时刻不会出现其中任意两个时钟信号同时处于“开态（ON）”，因此，必须控制好各相时钟信号的时序关系，以保证其非重叠性。

图1所示为两相非重叠时钟信号（Two-phase None-Overlapping Clocks Signal）的示意图。其中，“clock1”表示其中一个时钟信号，“clock 2”表示另一个时钟信号。在图1所示实施例中，clock1和clock2之间的相位差为180°，两相时钟在任何时刻都不可以同时处于“ON”状态。为确保时钟之间的非重叠性，相应的时钟产生器需保证其中任何一个时钟信号的下降沿与另一个时钟信号的上升沿保持一个间隙（gap），这个间隙被称为两相时钟时间间隔（即如图1中所示的τ）。

诸如图1所示的多相非重叠时钟信号在集成电路中被广泛使用，并且，时序精度越高，集成电路的性能越好。以两相非重叠时钟信号为例，其广泛地应用于开关电容电路（Switch-Capacitor Circuit）中。例如，模数转换器（ADC）的采样保持(Sample and Hold)电路中，其开关电容电路的采样和放大功能的实现，需要为之提供时钟信号控制；为了避免在开关电容电路中出现所谓的“电荷共享”的现象、降低因“电荷共享”对信息准确度的破坏性，其开关电路电路通常选用如图1所示的两相非重叠时钟信号。

图2所示为传统的用于生成如图1所示的两相非重叠时钟信号的时钟产生器的电路示意图。其中，反相器I0用于实现时钟翻转；与非门N1的一输入端接参考时钟信号，另一端输入clock2信号，与非门N1的输出端输出至依次串联连接形成的第一组反相器（I11/I12/I13）；与非门N2的一输入端接翻转后的时钟信号（I0输出），另一端输入clock1信号，与非门N2的输出端输出至依次串联连接形成的第二组反相器（I21/I22/I23）。与非门（N1，N2）和两组反向器（I11/I12/I13和I21/I22/I23）组成的闭环电路可以保证clock1和clock2之间的时间间隔τ，时间间隔τ的具体大小也可以由第一组反相器（I11/I12/I13）或第二组反相器（I21/I22/I23）的延迟（τ）决定。

但是，在实际的集成电路中，产生多相非重叠时钟信号的时钟产生器容易受工艺、电压和/或温度（Process/Voltage/Temperature，业界简称为PVT）等诸多因素的影响，两相时钟时间间隔τ也容易随PVT的变化而偏移。例如，晶圆批次不同时，时间间隔τ可能不同；环境温度不同时，时间间隔τ可能不同；电源电压不同时，时间间隔τ可能不同。因此，现有的时钟产生器中，其产生的任意两相时钟信号之间的时间间隔τ是不稳定的，容易发生较大偏移，时间间隔τ的偏移越大，越容易影响使用该时钟信号的电路系统的性能。例如，在开关电容电路中，当τ值缩短到一定程度时（由于τ的偏移较大导致），由于时钟产生器之后的缓冲器的延迟失匹配，可能导致开关电容电路发生“电荷共享”现象，使开关电容电路性能大大降低。

发明内容

本发明的目的在于，减小多相非重叠时钟信号的两相时钟时间间隔τ的偏移，提高两相时钟时间间隔τ的稳定性。

为实现以上目的或者其他目的，本发明提供以下技术方案。

按照本发明的一方面，提供一种时钟产生器，包括用于产生多相非重叠时钟信号的非重叠时钟信号产生模块（31），并且还包括：

    环形振荡器（32），其用于生成反映所述多相非重叠时钟信号的两相时钟时间间隔（τ）的偏移的第三时钟信号（clock3）；

    频率检测模块（33），用于检测其输入的标准时钟信号（clock4）和所述第三时钟信号（clock3）的频率；

    比较模块（34），其用于比较所述标准时钟信号（clock4）的频率和所述第三时钟信号（clock3）的频率；

    可编程偏置信号产生模块（35），其用于根据所述比较模块（34）输出的比较结果可调节地输出偏置信号；