[发明专利]用于双边沿触发器的时钟门控电路

说明书

技术领域

本申请涉及一种时钟门控电路，特别是涉及一种适用于双边沿触发器的时钟门控电路。

背景技术

数字电路的功耗由两部分构成，其一是静态功耗，通常表现为电子线路的漏电流，控制这部分功耗主要决定于生产工艺和所用的材料；其二是动态功耗，影响这部分功耗的因素很多，如电路设计的方式，线路的复杂程度，工作时钟频率等。

在数字电路中，时钟信号往往是系统中扇出最大、分布最广的信号。如果不加任何控制，不论输入信号是否发生变化，时钟信号都会一直翻转，从而引起不必要的功耗损失。一个典型的数字电路芯片中，时钟网络的功耗可能会占到总量的50%以上。

为了有效降低系统动态功耗，目前普遍采用时钟门控（clock gating）技术来控制系统各模块的时钟输入信号。其原理是是通过关闭芯片上暂时用不到的功能模块的时钟，从而实现节省电流消耗的目的。

请参阅图1，这是一个简单的电路结构。单边沿D触发器10的输出端Q连接到两路复用器20的一个输入端，两路复用器20的另一个输入端为输入信号data，两路复用器20的输出端连接到单边沿D触发器10的输入端D。使能信号en为高电平时，两路复用器20的输出端复制输入信号data；使能信号en为低电平时，两路复用器20的输出端复制单边沿D触发器10的输出信号q。时钟信号clk作为单边沿D触发器10的时钟输入，单边沿D触发器10仅在时钟信号clk的上升沿有响应。图1所示电路逻辑为：当使能信号en为高电平时，在时钟信号clk的上升沿，输入信号data由单边沿D触发器10的输入端D传递至输出端Q。当使能信号en为低电平时，在时钟信号clk的上升沿，单边沿D触发器10的输出端Q保持输出信号q不变。

显然，图1所示的电路结构中，当使能信号en为低电平时，由于时钟信号clk持续地在高、低电平之间翻转，单边沿D触发器10仍会处于工作状态，不断消耗功耗。如果对图1所示的电路结构采用时钟门控技术，那么当使能信号en为低电平时，可以将单边沿D触发器10的时钟信号clk关闭以降低功耗。

现有的时钟门控电路主要分为不带锁存和带锁存两大类。

请参阅图2，这是现有的不带锁存的时钟门控电路，为一个两输入与门30。使能信号en和时钟信号clk是与门30的两个输入端，与门30的输出为时钟控制信号gclk，该时钟控制信号gclk为单边沿D触发器10的时钟输入。只要使能信号en为低电平，时钟控制信号gclk就保持为低电平，单边沿D触发器10就停止工作；这样便避免了单边沿D触发器10的不必要功耗。从波形图可以看出，这种时钟门控电路虽然简单，但易受使能信号en的影响。如果使能信号en在时钟信号clk的高电平状态或低电平状态中不稳定，则在与门30的输出端gclk易产生毛刺（glitch），影响电路的正常工作。

请参阅图3，这是现有的带锁存的时钟门控电路，由一个锁存器40加一个与门30构成。使能信号en和时钟信号clk是锁存器40的两个输入端，锁存器40的输出信号和时钟信号clk又作为与门30的两个输入端，与门30的输出为时钟控制信号gclk，该时钟控制信号gclk作为单边沿D触发器10的时钟输入。这种带锁存的时钟门控电路同样可以实现在使能信号en为低电平时，时钟控制信号gclk就保持为低电平，单边沿D触发器10就停止工作。另外，这种带锁存的时钟门控电路还不易受使能信号en不稳定的影响而产生毛刺。如果使能信号en在时钟信号clk为低电平时不稳定，由于与门30的作用，单边沿D触发器10的时钟控制信号gclk保持为低电平不会有变化。如果使能信号en在时钟信号clk为高电平时不稳定，由于锁存器40的作用，锁存器40的输出信号保持为高电平不会发生变化，进而不会影响到单边沿D触发器10的时钟控制信号gclk。由于这个优点，带锁存的时钟门控电路常作为集成的时钟门控单元（ICG）用于DFF（D触发器）电路中。