[发明专利]一种TD-LTE综测仪的多环合成本振装置

说明书

技术领域

本发明涉及TD-LTE终端射频一致性测试应用领域，尤其是一种TD-LTE综测仪的多环合成本振装置。

背景技术

在对移动通信基站和终端产品的各种检测和验证中，射频一致性测试是其中最关键的一环。3GPP TS36.521/TS36.141定义了TD-LTE基站和终端的全部测试用例，要求TD-LTE终端射频一致性测试设备输出频率分辨率1Hz；输出误差矢量幅度EVM（error vector magnitude）小于3%；接收机中EVM测量精度优于±1%。这几项指标均依赖于高性能的合成本振装置，其高分辨率确保了1Hz频率分辨率，其高纯度保证了接收的信号变频到中频时信噪比保持不变，保证发射的LTE信号的信噪比远远高于被测设备，使接收和发射设备本身的EVM和误码率指标远高于3GPP要求。

合成本振装置的相位噪声是制约发射机和接收机的关键性指标，也是衡量一个研制单位、一台仪器的水平与档次的重要标志之一。在TD-LTE综测仪中，合成本振装置的相位噪声指标直接影响EVM、误码率等测试结果，合成本振装置的分辨率决定了信号接收和发射的频率分辨率。目前现有的具有较高相噪指标的合成本振装置均采用基于YTO（YIG Tuning Oscillator），即YIG调谐振荡器，其中， YIG （Yttrium Iron Garnet）是指钇铁石榴石，此方案设计复杂，成本较高；此外，用VCO（压控振荡器）设计的合成本振装置大多用于低端、经济型的产品中。如何用经济型的VCO设计出高性能的本振，拥有较高的相噪指标，对于既注重高指标又注重低成本的综测仪来说已迫在眉睫。

发明内容

本发明的目的在于提供一种低成本、具有较高相位噪声指标的TD-LTE综测仪的多环合成本振装置。

为实现上述目的，本发明采用了以下技术方案：一种TD-LTE综测仪的多环合成本振装置，包括FPGA控制器，其输出端分别与直接数字合成电路、偏置环电路的输入端相连，直接数字合成电路、DAC预置电路以及偏置环电路的输出端均与主环电路的输入端相连，主环电路采用第一压控振荡器VCO，偏置环电路采用第二压控振荡器VCO。

由上述技术方案可知，本发明根据TD-LTE终端射频一致性测试设备的要求，利用主环电路和偏置环电路组成多环结构，且该多环结构采用成本较低的压控振荡器VCO，在保证高纯、高分辨率、低成本的同时，保证了TD-LTE综测仪的射频设计指标满足3GPP要求。此外，该装置也可借鉴于其他的频率合成场合，具有较强的通用性。

附图说明

图1为本发明的系统原理框图。

图2为本发明偏离载波1kHz时，相位噪声测量结果示意图。

图3为本发明偏离载波10kHz时，相位噪声测量结果示意图。

具体实施方式

一种TD-LTE综测仪的多环合成本振装置，包括FPGA控制器1，其输出端分别与直接数字合成电路2、偏置环电路3的输入端相连，直接数字合成电路2、DAC预置电路5以及偏置环电路3的输出端均与主环电路4的输入端相连，主环电路4采用第一压控振荡器VCO，偏置环电路3采用第二压控振荡器VCO，如图1所示，FPGA控制器1完成整个装置的逻辑控制，如图1所示。

如图1所示，所述的直接数字合成电路2包括相位累加器，其输入端与FPGA控制器1的输出端相连，其输出端与D/A转换器的输入端相连，D/A转换器的输出端与主环电路4的输入端相连，直接数字合成电路2实现整个本振的小数分频，保证实现较高的频率分辨率（1Hz）。所述的FPGA控制器1的输出端与DAC预置电路5的输入端相连，DAC预置电路5的输出端与主环电路4的第一压控振荡器VCO的输入端相连。DAC预置电路5给主环电路4以精细的预置来确保主环电路4快速锁定并避免产生错锁，所述的DAC预置电路5为D/A转换器。