[发明专利]用于定制的均匀性分布的电镀设备

说明书

相关申请案的交叉参考

本申请案根据35U.S.C.§119(e)主张2011年4月4日申请的第61/471,624号和2012年2月13日申请的第61/598,054号美国临时专利申请案的优先权权益，以上美国临时专利申请案以引用的方式并入本文中。

技术领域

本发明大体上涉及用于在半导体晶片上电镀金属层的方法和设备。更特定来说，本文描述的方法和设备有用于控制镀敷均匀性。

背景技术

在集成电路(IC)制造中从铝到铜的转变需要工艺改变“架构”(用以镶嵌和双镶嵌)以及全新的一组工艺技术。在生产铜镶嵌电路中使用的一个工艺步骤是形成“晶种”或“击打”层，其随后用作在其上电镀(“电填充”)铜的基底层。晶种层将电镀敷电流从晶片的边缘区(形成电接触的地方)载运到位于整个晶片表面上的所有沟槽和通孔结构。晶种膜通常是薄导电铜层。其通过势垒层与绝缘二氧化硅或其它电介质分离。晶种层沉积工艺应产生具有良好的总体粘合性、优良的台阶覆盖(更特定来说，沉积到嵌入结构的侧壁上的金属的保形/连续量)以及嵌入特征的顶部的最小闭合或“颈缩”的层。

日益变小的特征和替代的引晶工艺的市场趋势驱动了对在日益变薄的引晶晶片上以高度的均匀性进行镀敷的能力的需要。在未来，预期晶种膜可简单地由可镀敷的势垒膜(例如，钌)构成，或由非常薄的势垒和铜的双层(例如通过原子层沉积(ALD)或类似工艺沉积)构成。此些膜给工程师带来极端的终端效应情形。举例来说，当将3安培总电流均匀地驱动到30欧姆/平方钌晶种层(对于膜的可能值)中时，金属中的所得的中心到边缘(径向)电压降将超过2伏特。为了有效地镀敷大的表面区域，镀敷加工形成仅到晶片衬底的边缘区中的导电晶种的电接触。不存在与衬底的中心区形成的直接接触。因此，对于高电阻性晶种层，层的边缘处的电位显著大于层的中心区处的电位。在没有电阻和电压补偿的适当手段的情况下，此大的边缘到中心电压降可导致极端不均匀的镀敷速率和不均匀的镀敷厚度分布，其主要特征在于在晶片边缘处的较厚镀敷。此镀敷不均匀性是径向不均匀性，即，沿着圆形晶片的半径的均匀性变化。

需要缓解的另一类型的不均匀性是方位不均匀性。为了清楚起见，我们使用极坐标将方位不均匀性定义为在距晶片中心的固定径向位置处在工件上的不同角位置处展现的厚度变化，即，沿着晶片的周边内的给定圆或圆的一部分的不均匀性。此类型的不均匀性可独立于径向不均匀性而存在于电镀应用中，且在一些应用中可为需要控制的主要类型的不均匀性。其常常出现在穿抗蚀剂镀敷中，其中晶片的主要部分是以光致抗蚀剂涂层或类似的防镀敷层来遮蔽，且特征的经遮蔽图案或特征密度在晶片边缘附近不是方位上均匀的。举例来说，在一些情况下，可能存在对晶片的缺口附近的缺失图案特征的技术上要求的弦区以允许晶片编号或处理。在缺失区内的径向上和方位上可变的镀敷速率可引起芯片裸片不工作，因此需要用于避免此情形的方法和设备。

当前已准备好电化学沉积来满足对复杂的封装和多芯片互连技术的商业需要，所述技术通常称为晶片级封装(WLP)和穿硅通孔(TSV)电连接技术。这些技术带来其自身的非常显著的挑战。

这些技术需要在比镶嵌应用显著更大的大小尺度上进行电镀。取决于封装特征的类型和应用(例如，穿芯片连接TSV、互连再分布布线，或芯片到板或芯片接合，例如倒装芯片柱)，在当前技术中，镀敷特征通常直径大于约2微米且通常直径为5到100微米(举例来说，柱可为约50微米)。对于例如电力总线等一些芯片上结构，待镀敷特征可能大于100微米。WLP特征的纵横比通常为约2:1(高度比宽度)或更小，更通常为1:1或更小，而TSV结构可具有非常高的纵横比(例如，在约10:1或20:1附近)。

给定相对大的量的待沉积材料，不仅特征大小，而且镀敷速度也使WLP和TSV应用区别于镶嵌应用。对于许多WLP应用，镀敷必须以至少约2微米/分钟且通常至少约4微米/分钟且对于一些应用至少约7微米/分钟的速率来填充特征。实际速率将取决于正沉积的特定金属而变化。但在这些较高镀敷速率体系下，电解液中的金属离子向镀敷表面的有效质量转移是非常重要的。较高的镀敷速率关于电沉积层的均匀性带来挑战。

发明内容

描述用于控制镀敷均匀性、尤其是方位不均匀性、径向不均匀性或两者的方法和设备。本文描述的设备和方法可用于多种衬底上的电镀，包含具有TSV或WLP凹入特征的半导体晶片衬底。