[发明专利]基于FPGA的流水浮点乘累加方法

说明书

技术领域

本发明主要涉及到嵌入式系统的设计领域，特指一种基于FPGA的流水浮点乘累加方法。

背景技术

计算机运算主要分两种：定点运算和浮点运算。其中，定点运算主要是用于算术运算、逻辑运算、地址计算等，比如对定点整数和小数的运算、对逻辑数据的运算；浮点运算与定点运算相比，具有运算速度快、有效精度高、计数范围宽等特点，因此其更适合运用在工程计算与科学计算中，它已成为计算机运算的重要方式。

当前浮点运算多数采用DSP芯片来实现运算功能，这样可以简化算法，精度也变得更高。但是在某些情况下必须采用专门的浮点运算处理器来实现浮点运算，这是由于浮点运算结构比较复杂，在系统对速度要求较高的情况下采用DSP芯片来实现浮点运算会增加系统的负担并降低系统的速度，使得继续采用DSP来实现浮点运算的优势不再明显。然而随着FPGA技术的不断成熟以及它所具有的高速、高集成、低成本、可在线编程等优点使FPGA广泛应用于各科学领域。

乘累加(Multiply Accumulate，MAC)是一个基本的数学运算，大型浮点数乘累加运算在DSP算法中有着举足轻重的地位，广泛的应用于图像处理、统计分析、生物医学等众多领域。近年来，很多学者基于FPGA的特性来研究浮点乘累加的算法，但都是基于目前比较成熟复杂的算法进行优化与改进，虽然此种思路可以细微的优化、提升整个算法在FPGA上的性能，但是并没有从业人员充分的利用知识产权核(Intellectual Property，IP)来设计优化乘累加器。由于IP核是FPGA的开发商根据自身FPGA的工艺与设计进行功能与布线的优化，从某种程度上讲已经达到较佳的性能，而且浮点运算的IP核全部都是基于流水线设计，为在此基础上进行进一步的设计应用提供了很好的基础。因此综合分析、巧妙的运用IP核的特性设计出实现浮点乘累加的方法，可以更好的达到FPGA的速度与面积的优化和算法性能的提升。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种原理简单、通用性好、可提高运算速度的基于FPGA的流水浮点乘累加方法。

为解决上述技术问题，本发明采用以下技术方案：

一种基于FPGA的流水浮点乘累加方法，其步骤为：

(1)输入需要进行乘累加计算的数量M；

(2)将需要计算的M对32位二进制浮点数A、B依次输入浮点乘法器进行乘法运算，直至完成所有M对数据的运算；同时，将浮点乘法器的乘积结果与第一浮点加法器自身的加法结果连续输入到第一浮点加法器完成部分累加运算得到累加结果；

(3)将所述步骤(2)得到的累加结果中的最后N级流水线的数据输入至第二浮点加法器中进行运算以得到整个乘累加过程的结果。

作为本发明的进一步改进：

所述步骤(2)中的执行流程为：

(2.1)根据浮点乘法计算的流水特性，将外部要计算的数据直接连续输入到浮点乘法器中进行运算，并在乘积输出流水线数据有效的时候使能第一浮点加法器的使能信号；

(2.2)根据浮点加法计算的流水特性，将浮点乘法器的结果作为第一浮点加法器的一个数据，而第一浮点加法器自身的输出和作为另一个数据连续输入，不断完成加法的操作。

所述步骤(3)中第二浮点加法器采用加法树，第二浮点加法器的流水线为7级，它的执行流程为：

(3.1)加法树的第一级：分别将6个数据划分为三组，在第1-3个周期输入第二浮点加法器；由于流水线为7级，因此在第8、9、10个周期的时候分别输出三组结果；

(3.2)加法树的第二级：在第10和11个周期的时候分别将步骤(3.1)中的三个结果和之前剩下的一个数据组成两组连续输入到第二浮点加法器进行运算，分别在第17、18个周期的时候输出两个结果；

(3.3)最后在第19个周期的时候将步骤(3.2)中的两个结果同时输入第二浮点加法器完成加法树的最后一级运算，在第26个周期的时候输出最终的累加结果。

与现有技术相比，本发明的优点在于：

(1)本发明的浮点乘累加方法可以实现任意大小的乘法累加运算，不对数据有任何的约束与局限，能够广泛的应用于任何从简单到复杂的数字信号处理算法中；