[发明专利]用于降低以太网无源光网络物理层集成电路系统功耗的方法有效
申请号: | 201210063202.1 | 申请日: | 2012-03-12 |
公开(公告)号: | CN102611951A | 公开(公告)日: | 2012-07-25 |
发明(设计)人: | 林叶;朱恩;顾皋蔚;张望伟;刘露 | 申请(专利权)人: | 东南大学 |
主分类号: | H04Q11/00 | 分类号: | H04Q11/00;H04L12/24 |
代理公司: | 南京苏高专利商标事务所(普通合伙) 32204 | 代理人: | 柏尚春 |
地址: | 210096*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 用于 降低 以太网 无源 网络 物理层 集成电路 系统 功耗 方法 | ||
技术领域
本发明涉及用于降低以太网无源光网络电路系统功耗的方法,主要是通过编码/解码以及对编码/解码方式优化的方法,降低物理层集成电路I/O单元的功耗,从而有效地降低系统的峰值功耗。
背景技术
目前主要有三种技术方法降低集成电路系统的功耗:
1. 现有技术一的技术方案
通过改进集成电路的制造工艺,降低物理层集成电路的功耗,从而降低系统的功耗。
通常通过减小CMOS深亚微米集成电路的特征尺寸的途径来实现。采用更小特征尺寸,意味着晶体管可以采用更短的栅长,从而降低晶体管的工作电压,提高晶体管的速度,节约晶体管占用的面积。在系统层面上,则反映为系统集成度不断提高,在实现相同处理效率的情况下功耗可以进一步降低,或者在保证功耗不变的情况下提升处理效率[1][2]。
现有技术一的缺点:
1)与整个半导体行业的技术革新速度有关。在尚未出现新一代制造工艺的情况下,难以进一步改善功耗。
2)对于设计开发者来说,只能接触前端设计,无法参与后端的制造工艺的开发,灵活性差。
3)采用新的工艺会带来产品成本的变化。通常,引进新的工艺在短期内会造成成本的显著增加;只有等待较长时间,随着工艺的逐步成熟和产量增大,才有望降低产品的单位成本。
2. 现有技术二的技术方案
根据业务量的大小,动态调节集成电路的工作电压和时钟频率,节约电路系统的功耗。
现有技术方案二在电路系统中加入能够自动调节动态频率和电压的功能。特定的监视电路用于监视业务量;当业务负载较低时降低一部分电路的工作频率和工作电压;当业务量达到较高负荷时,使用标准的电源电压及工作频率。从而节约整个系统的功率消耗[3-6]。
现有技术二的缺点:
1)该方案可以节约电路系统在空闲时的功率消耗,但无法减小满负荷运转时的功耗,即不能减小系统峰值功耗;
2)由于技术二的方案只能降低闲时功耗,并不能减小系统峰值功耗;而设备的电源系统及散热系统都必须按照最大负荷情况来设计,因此技术二无助于降低电源系统及散热系统的设计难度和制造成本。
3. 现有技术三的技术方案
在设备中加入特定的监视电路,用于监视设备端口是否存在物理连接,以及是否存在接收/发送业务。如果一部分端口没有物理连接,或链路上不存在业务,则休眠这一部分电路模块;当物理连接恢复时,唤醒这些电路。使用从而节约设备的功率消耗[1-2][7-8]。
现有技术三的缺点
1)同技术二缺点1,该方案可以节约电路系统在空闲时的功率消耗,但无法减小设备满负荷运转时的功耗,即不能减小系统峰值功耗。
2)同技术二缺点2,不能降低电源系统和散热系统的设计难度和制造成本。
3)休眠/唤醒的状态转换过程需要时间,可能造成一定延迟。
4)为了在保证不丢失分组的前提下实现及时的休眠/唤醒,需要建立某种会话机制,因此可能需要对上层通讯协议作修改。操作难度大,可能存在硬件设备之间的兼容性问题。
[1] 钟涛, 王豪才. CMOS集成电路的功耗优化和低功耗设计技术[J]. 微电子学, 2000, 30(2): 106-112.
[2] 魏春娟; 吕剑. 集成电路功耗优化技术综述[J]. 上海电力学院学报, 2011, 27(2): 187-192.
[3] Shin D, Kim J, Lee S. Intra-Task Voltage Scheduling for Low-Energy Hard Real-Time Applications .IEEE Design and Test of Computers, 2001, 18(2):20-30.
[4] Benini L,Paleologo G,Bogliolo A,et al. Policy optimization for dynamic power management .IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 1999, 18 (6) :813-833
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