[发明专利]串化器及数据串化方法

说明书

技术领域

本发明有关于数据处理，特别是有关于数据的串列化。

背景技术

串化器(serializer)用以将并列输入数据转换为串列输出数据。因此，串化器广泛运用于数据处理中。当将串化器使用于高速数据传输的应用时，串化器的内部电路单元必须采用高速的电流型逻辑(current mode logic，CML)的结构。然而，电流型逻辑单元所消耗的功率比标准单元(standard cell)所消耗的功率大许多，会增加系统整体的功率消耗；而电流型逻辑单元所占据的芯片面积又比标准单元所占据的面积大许多，会增加系统整体的生产成本。因此，为了兼顾数据传输速度与生产成本，一般的串化器内部会同时包含电流型逻辑单元及标准单元。

串化器的运作需依据时脉信号的驱动。一般而言，当串化器同时包含电流型逻辑单元及标准单元时，具较低数据传输速度的标准单元依据全摆幅时脉(full swing clock)的驱动，而具较高数据传输速度的电流型逻辑单元会依据差动时脉(differential clock)的驱动。一般而言，差动时脉由锁相回路(phase locked loop)的电压控制震荡器(voltage controlled oscillator，VCO)所直接产生。全摆幅时脉则需由差动转单端电路(differential to single circuit)转换差动时脉而得到。然而，当差动转单端电路转换差动时脉为全摆幅时脉时，会附带于全摆幅时脉产生额外的噪声(noise)及工艺漂移(corner variation)。当串化器的电流型逻辑单元及标准单元分别依据差动时脉及全摆幅时脉运作时，电流型逻辑单元及标准单元便会因为差动时脉及全摆幅时脉之间的工艺漂移而无法同步运作，因而造成输出数据的错误，或是全摆幅时脉所引发的额外噪声而造成串列器输出数据的抖动。因此，必须提供一种串化器，可以依据差动时脉及全摆幅时脉运作，且不会发生数据错误。

发明内容

有鉴于此，本发明的目的在于提供一种串化器(serializer)，以解决习知技术存在的问题。于一实施例中，该串化器依据一全摆幅时脉(full swing clock)及无噪声的一差动时脉(differential clock)转换一并列输入数据为一串列输出数据，包括多个并入串出移位暂存器(Parallel-input-serial-output shift register，PISO)、多个电流型逻辑(current mode logic，CML)D型正反器(D fllp-flop)、以及至少一多工器(multiplexer)。这些并入串出移位暂存器自该并列输入数据的多个输入位元中分别接收部份输入位元，并依据该全摆幅时脉串列化这些部份输入位元，以产生多个第一中间数据。这些电流型逻辑D型正反器依据无噪声的该差动时脉分别锁定储存(latch)这些第一中间数据，以产生多个第二中间数据。该至少一多工器接收这些第二中间数据，并依据无噪声的该差动时脉交错这些第二中间数据以产生该串列输出数据。

本发明更提供一种数据串化方法，用以转换一并列输入数据为一串列输出数据。于一实施例中，一串化器(serializer)包括多个并入串出移位暂存器(Parallel-input-serial-output shift register，PISO)、多个电流型逻辑(current mode logic，CML)D型正反器(D fllp-flop)、以及至少一多工器(multiplexer)。首先，以这些并入串出移位暂存器自该并列输入数据的多个输入位元中分别接收部份输入位元。接着，以这些并入串出移位暂存器依据一全摆幅时脉(full swing clock)串列化这些部份输入位元，以产生多个第一中间数据。接着，以这些电流型逻辑D型正反器依据无噪声的一差动时脉(differential clock)分别锁定储存(latch)这些第一中间数据，以产生多个第二中间数据。最后，以该至少一多工器依据无噪声的该差动时脉交错这些第二中间数据以产生该串列输出数据。

为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举数较佳实施例，并配合附图，作详细说明如下：

附图说明

图1为一般的串化器的区块图；

图2A为时脉产生器的区块图；

图2B为图2A的时脉产生器所产生的差动时脉及全摆幅时脉的示意图；

图3A为结合了图2A的时脉产生器的串化器的区块图；

图3B为图3A的串化器所产生的数据错误的示意图；