[发明专利]一种约束进位链的方法

说明书

技术领域

本发明涉及可配置芯片布局算法，尤其涉及一种在可配置芯片布局算法中约束进位链的方法。

背景技术

目前，在现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)应用中，要求集成电路具有可编程或可配置的互连网络，逻辑门通过可配置的互连网络而彼此连接。作为独立芯片或系统中核心部分起作用的FPGA已经广泛被应用于大量微电子设备中。广义的FPGA的逻辑门的定义，不单指简单的与非门，也指具有可配置功能的组合逻辑与时序逻辑的逻辑单元或由多个逻辑单元互连而组成的逻辑块。

随着FPGA芯片规模的扩大，布局算法愈发显得关键和重要，主要面临两方面的挑战：如何应对大规模的布局电路和提高芯片性能。进位链是提高FPGA性能的一个有效方法，但进位链约束给布局问题带来约束，它们必须放在相对固定的位置关系。

当前工业界FPGA布局算法普遍采用固定进位链(fixed obstacles)的布局算法。固定型布局算法在处理大规模的布局电路时，一般需要较多时间和存储空间处理进位链，再得到布局结果，因此，该固定型布局算法在处理大规模的布局电路时，由于布局电路体积庞大，因此处理时间过长，往往达不到设计要求。

发明内容

本发明的目的是为了解决现有技术中固定型布局算法处理进位链时间和存储空间过多的问题，提供了一种约束进位链的方法。

在第一方面，本发明提供了一种约束进位链的方法，其特征在于，所述方法包括以下步骤：获取纵向或横向的进位链长度；判断所述进位链长度是否大于划分粒度；在所述进位链长度大于所述划分粒度的情况下，将所述进位链二划分，所述进位链可以自由移动并求解。

优选地，在所述进位链长度小于所述划分粒度的情况下，将所述进位链固定，使所述进位链之间互不重叠。

优选地，所述进位链长度是指由逻辑单元纵向或横向连接，而组成的进位链。

优选地，所述逻辑单元是指由带进位链查找表、查找表、寄存器的组合。

优选地，所述进位链与不存在进位链的查找表重叠时，优先选择移动所述不存在进位链的查找表。

优选地，根据用户给定的设计网表，所述设计网表为连线与节点的函数，通过所述设计网表建立方程，求解出所述进位链的横、纵坐标。

本发明针对逻辑单元的进位链进行约束，在全局布局算法求解过程中，根据进位链的长度进行二划分，边求解边固定进位链，在局部布局算法中对进位链长度进行排序，优先挪动长度小的进位链，最后挪动长度较长的进位链，大大提高挪动成功率。由于在全局和局部布局算法中联合考虑进位链约束，使得算法对进位链有很好的适应性，缩短处理进位链的时间，节省存储空间。

附图说明

图1为本发明公开的布局算法流程图；

图2为本发明公开的基本逻辑单元的基本组成结构图；

图3为本发明公开的多个LE之间进位链的连接示意图；

图4为本发明公开的带进位链结构的LUT4C的基本结构；

图5为本发明公开的全局布局算法流程图；

图6为本发明公开的芯片中PLB的分布示意图；

图7为本发明公开的进位链长度划分示意图；

图8为本发明公开的跳跃进位链的结构图。

具体实施方式

为使本发明实施例的技术方案以及优点表达的更清楚，下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图1为本发明公开的布局算法流程图；如图1所示，本发明是在FPGA布局算法中采用一种新的处理进位链约束方法，可以在全局布局算法求解过程中，根据进位链的长度进行二划分，边求解边固定进位链，并且在固定的同时考虑互不重叠的问题，在局部布局算法中对进位链长度进行排序，长度小的优先挪动，长度越大越最后挪动。具体步骤包括：

步骤110、综合与库映射；

具体地，在实施布局算法之前，需将用户电路转化为门级电路，在本发明中，用户电路为使用硬件描述语言(verilog)编译而成的，将使用高层次的硬件描述语言(verilog)编译而成的用户电路综合成为低层次的门级电路；并将门级电路映射到查找表(LUT)和寄存器(FF)中。

步骤120、打包算法；

具体地，将步骤110中的查找表和寄存器组成为三种形式的基本单元，即四输入的查找表和寄存器、单独四输入的查找表、单独的寄存器三种形式的基本单元，并将多个基本单元打包形成逻辑单元(Logic Element，LE)。